| 主权项 |
1.一种半导体记忆元件,具有连接到记忆体单胞阵 列之互补位元线的感测放大器电晶体,及驱动该感 测放大器电晶体之感测放大器驱动器电晶体,其中 该感测放大器电晶体和该感测放大器驱动器电晶 体具有将形成在半导体基板表面上之共扩散层区 域分别分成两个之闸极,该闸极系位在该扩散层区 域之边界上。 2.如申请专利范围第1项之半导体记忆元件,其中该 感测放大器电晶体的汲极和闸极系交叉耦合,经由 穿透孔连接到形成该互补位元线之导线,而其源极 则经由穿透孔连接到形成感测放大器共源极之导 线。 3.如申请专利范围第2项之半导体记忆元件,其中该 感测放大器驱动器的汲极经由穿透孔连接到形成 感测放大器共源极之该导线。 4.如申请专利范围第1项之半导体记忆元件,其中该 感测放大器电晶体和该感测放大器驱动器电晶体 的闸极,平面图为U形。 5.如申请专利范围第1项之半导体记忆元件,其中该 感测放大器电晶体和该感测放大器驱动器电晶体 系P通道电晶体和N通道电晶体。 图式简单说明: 第1A和1B图为本发明实施例之半导体记忆元件,其 感测放大器之基本部分的电路图; 第2图为本发明实施例1之半导体记忆元件,其P通道 侧感测放大器区域之布局图; 第3图为本发明实施例1之半导体记忆元件,其P通道 侧感测放大器区域之另一布局图; 第4图为本发明实施例2之半导体记忆元件,其P通道 侧感测放大器区域之布局图; 第5图为本发明实施例2之半导体记忆元件,其P通道 侧感测放大器区域之另一布局图; 第6图为本发明实施例3之半导体记忆元件,其P通道 侧感测放大器区域之布局图; 第7图为本发明实施例3之半导体记忆元件,其P通道 侧感测放大器区域之另一布局图; 第8图为本发明实施例4之半导体记忆元件,其P通道 侧感测放大器区域之布局图; 第9图为本发明实施例4之半导体记忆元件,其P通道 侧感测放大器区域之另一布局图; 第10图为本发明实施例5之半导体记忆元件,其N通 道侧感测放大器区域之布局图; 第11图为本发明实施例5之半导体记忆元件,其N通 道侧感测放大器区域之另一布局图; 第12图为本发明实施例6之半导体记忆元件,其N通 道侧感测放大器区域之布局图; 第13图为本发明实施例6之半导体记忆元件,其N通 道侧感测放大器区域之另一布局图; 第14图为本发明实施例7之半导体记忆元件,其N通 道侧感测放大器区域之布局图; 第15图为本发明实施例7之半导体记忆元件,其N通 道侧感测放大器区域之另一布局图; 第16图为本发明实施例8之半导体记忆元件,其N通 道侧感测放大器区域之布局图; 第17图为本发明实施例8之半导体记忆元件,其N通 道侧感测放大器区域之另一布局图; 第18图为习知技术之半导体记忆元件,其感测放大 器之布局图;及 第19图为习知技术之半导体记忆元件,其感测放大 器散布方法之布局图。 |
