| 主权项 |
1.一种放大器电路,包含:第一及第二信号线,用以传输资料;第一及第二节点;一闩锁电路,耦合在该第一与第二节点之间;第一电晶体,耦合在该第一信号线与该第一节点之间;以及第二电晶体,耦合在该第二信号线与该第二节点之间。2.如申请专利范围第1项之放大器电路,其中该第一及第二电晶体为P通道MOS型。3.如申请专利范围第1项之放大器电路,其中该闩锁电路系由第一控制信号控制,该第一及第二电晶体系由第二控制信号控制,第二控制信号与第一控制信号不同。4.如申请专利范围第3项之放大器电路,其中该闩锁电路包含:第一通道型之第三电晶体,其具有第一闸极连接至该第二节点;该第一通道型之第四电晶体,具有第二闸极连接至该第一节点;第二通道型之第五电晶体,耦合在第三节点与该第一节点之间,且具有第三闸极连接至该第二节点;该第二通道型之第六电晶体,耦合在该第三节点与该第二节点之间,且具有第四闸极连接至该第一节点;第七电晶体,耦合在该第三节点与电源线之间,且具有第五闸极接收该第一控制信号。5.如申请专利范围第4项之放大器电路,其中该第三电晶体耦合在该第一节点与第四节点之间,该第四电晶体耦合在该第二节点与该第四节点之间,且该第二控制信号系提供至该第四节点。6.如申请专利范围第1项之放大器电路,更包含:第八及第九电晶体,此二晶体串联;第一缓冲器,耦合在该第一节点与该第八电晶体之闸极之间;第二缓冲器,耦合在该第二节点与该第九电晶体之闸极之间。7.如申请专利范围第1项之放大器电路,其中该闩锁电路在该第一及第二电晶体被断开后启动。8.如申请专利范围第1项之放大器电路,其中当第一控制信号在第一位准时,该闩锁电路被启动;当该第一控制信号在第二位准时,该第一及第二节点被预充电。9.一种半导体记忆体,包含:一记忆体单元;一资料线对,用以传输该记忆体单元之资料;一滙流排线对;第一双晶体管,分别耦合在该资料线对与该滙流排线对之间;以及一放大器电路,用以放大传送至该滙流排线对之资料,该放大器电路包含:第一及第二节点;一闩锁电路,耦合在该第一及第二节点之间;以及第二双晶体管,用以控制该第一及第二节点与该滙流排线对之间的连接。10.如申请专利范围第9项之半导体记忆体,其中该第一双晶体管及该第二双晶体管为P通道MOS型。11.如申请专利范围第9项之半导体记忆体,其中该第二双晶体管系由第一控制信号控制,该闩锁电路系由第二控制信号控制,第二控制信号与第一控制信号不同。12.如申请专利范围第9项之半导体记忆体,其中该闩锁电路在该滙流排线对与该第一及第二节点分开前即启动。13.如申请专利范围第9项之半导体记忆体,其中该放大器电路包含:第一反相器电路,其具有连接至该第一节点之第一输入端及第一输出端;第一MOS电晶体,其具有第一闸极连接至该第一输出端;第二反相器电路,其具有连接至该第二节点之第二输入端及第二输出端;第三反相器电路,其具有连接至该第二输出端之第三输入端及第三输出端;第二MOS电晶体,其具有第二闸极连接至该第三输出端;以及一读取线,耦合在该第一及第二MOS电晶体之间。14.如申请专利范围第13项之半导体记忆体,其中该第一输出端连接至该第二双晶体管中其中一个电晶体,该第二输出端连接至该第二双晶体管中另一电晶体。15.如申请专利范围第11项之半导体记忆体,其中该第一双晶体管为n通道MOS型,该第二双晶体管为p通道MOS型,且该放大器电路更包含:第一n通道电晶体,用以传输第一电源电压至该闩锁电路,以对应于该第一控制信号;以及第二n通道电晶体,用以传输第二电源电压至该闩锁电路,以对应于该第二控制信号。图式简单说明:第一图系一读出放大器及一记忆体电路之电路图,表示本发明之第一实施例。第二图系第一实施例中及一习知例中之读出放大器的操作电压波形图。第三图表示第一实施例和一习知例中之一读出放大器之读出速度与电晶体容量之百分率差异的关系图。第四图系根据本发明之第二实施例的读出放大器之电路图。第五图系根据本发明之第三实施例的读出放大器之电路图。第六图系根据本发明之第四实施例的读出放大器之电路图。第七图系根据本发明之第五实施例的读出放大器之电路图。第八图系根据本发明之第六实施例的读出放大器之电路图第九图系根据本发明之第七实施例的读出放大器之电路图。第十图系第一习知例的读出放大器之电路图。第十一图系第二习知例的读出放大器之电路图。 |
