| 主权项 |
1.一种用以产生高输出电压之半导体电路,包含:用以产生控制导通之分压信号的装置,它只在输入信号位于第一逻辑状态时被导通,以将具有预定电位之驱动电压根据个别比例予以降低,以产生第一与第二分压信号,它只在输入信号之于第二逻辑状态时才被导通,以将输入信号根据个别比例予以降低,以产生第三与第四分压信号;限制电压变动之装置,用以接收第一控制信号、第二控制信号、以及来自分压信号产生装置之第二与第三分压信号,以根据各信号之状态拉上或拉下资料节点,第一控制信号为驱动电压降至预定电位的降压信号,第二控制信号为驱动电压降至低于第一控制信号之电位的降压信号,电压变动限制装置在接地电位与驱动电压之间保持固定的的变化幅度;产生输出信号之装置,用以根据资料节点之电压状态上拉或下拉施于输出端之电位,这些资料节点之电压由电压变动限制装置保持于一定范围内,上拉部分根据第一控制信号与第一分压信号而形成驱动电压传输路径,而下拉部分根据第二控制信号与第四分压信号形成接地电位传输路径。2.如申请专利范围第1项之电路,其中该分压信号产生装置包含:第一PMOS电晶体,其源极接收预定正电压为驱动电压,其闸极与汲极互接,而提供施于汲极之电压为第一分压信号;第二PMOS电晶体,其源极接收施于第一PMOS电晶体之汲极的电压,其闸极与汲极互接,而提供施于汲极之电压为第二分压信号;第三PMOS电晶体,其源极接施于第二PMOS电晶体之汲极的电压,其闸极与汲极互接,以提供施于源极之电压为第三分压信号;第三NMOS电晶体,其汲极与闸极共接至连接于第三PMOS电晶体之汲极的信号输入端,以提供施于其源极之电压为第四分压信号;第二NMOS电晶体,其汲极与闸极共同接收施于第三NMOS电晶体之源极的电压;第一NMOS电晶体,其汲极与闸极接收施于第二NMOS电晶体之源极的电压。3.如申请专利范围第1项之电路,其中该电压变动限制装置包含:第四PMOS电晶体,其源极接收具有预定电位之第一控制电压为驱动电压,其闸极接收第二分压信号;第五PMOS电晶体,其导通状态由第一控制电压决定,其源极接收施于第四PMOS电晶体之极的电压;第五NMOS电晶体,其导通状态由第二控制信号之电压决定,其汲极连接至第五PMOS电晶体之汲极;第四NMOS电晶体,其汲极连接至第五NMOS电晶体之源极,其闸极接收第三分压信号。4.如申请专利范围第1项之电路,其中该输出信号产生装置包含:第六PMOS电晶体,其源极接收正电压为其驱动电压,该正电压为其偏压电压,其闸极接收第一分压信号;第七PMOS电晶体,其导通状态由第一控制电压加以决定,其源极接收施于第六PMOS电晶体之汲极的电压;第八PMOS电晶体,其源极接收施于第七PMOS电晶体之汲极的电压,其闸极接收施于电压变动限制装置之资料节点的电压;第八NMOS电晶体,其汲极连接至接于第八PMOS电晶体之汲极之信号输出端,其闸极共接;第七NMOS电晶体,其汲极接收施于第八NMOS电晶体之汲极的电压,其闸极接收第二控制信号;第六NMOS电晶体,其汲极接收施于第七NMOS电晶体之源极的电压,接地电位为其偏压电压,其闸极接收第四分压信号。5.如申请专利范围第2项之电路,其中该等PMOS电晶体以驱动电压为其基体偏压电压。6.如申请专利范围第3项之电路,其中该等PMOS电晶体以驱动电压为其基体偏压电压。7.如申请专利范围第4项之电路,其中该等PMOS电晶体以驱动电压为其基体偏压电压。8.如申请专利范围第2项之电路,其中该等NMOS电晶体以接地电位为其基体偏压电压。9.如申请专利范围第3项之电路,其中该等NMOS电晶体以接地电位为其基体偏压电压。10.如申请专利范围第4项之电路,其中该等NMOS电晶体以接地电位为其基体偏压电压。11.如申请专利范围第1项之电路,其中该第一控制电压为驱动电压之66%。12.如申请专利范围第3项之电路,其中该第一控制电压为驱动电压之66%。13.如申请专利范围第4项之电路,其中该第一控制电压为驱动电压之66%。14.如申请专利范围第1项之电路,其中该第二控制电压为驱动电压之33%。15.如申请专利范围第3项之电路,其中该第二控制电压为驱动电压之33%。16.如申请专利范围第4项之电路,其中该第二控制电压为驱动电压之33%。17.如申请专利范围第1项之电路,其中该第一控制电压之电位为传统电晶体之闸极电压的整数倍,而该第二控制电压之电位为该第一控制电压之电位的一半。18.如申请专利范围第3项之电路,其中该第一控制电压之电位为传统电晶体之闸极电压的整数倍,而该第二控制电压之电位为该第一控制电压之电位的一半。19.如申请专利范围第4项之电路,其中该第一控制电压之电位为传统电晶体之闸极电压的整数倍,而该第二控制电压之电位为该第一控制电压之电位的一半。20.如申请专利范围第1项之电路,其中该输入信号之电压电位在第一逻辑状态时与接地电位相同。21.如申请专利范围第1项之电路,其中该输入信号之电压电位在第二逻辑状态时与驱动电压相同。图式简单说明:第一图为传统CMOS变压器电路之电路图;第二图为本发明之用以产生高输出电压之CMOS变压器电路之方块图;第三图为第二图之屏蔽电路之主要部分的波形图;第四图为解释输入与输出信号之关系的波形图;第五图为第二图之电路串接后之方块图,用以取得同相输入/输出信号之关系。 |
