| 主权项 |
1.一种静态随机读取记忆体(SRAM),至少包含:a)记忆体单元、预充电控制电路、位元驱动电路、感测放大器、写入模式驱动电路,以及资料输入电路;b)上述的记忆盘单元被分成几个群组,各群组有其各自独立且不相连的BL及BLB;c)上述的各群组中的记忆体单元会经由WL而连接在一起,每条WL只会与各群组中的一个记忆体单元相连接;d)上述的各群组中的BL/BLB经由预充电控制电路与Vcc相连接;e)各群组中的每一个预充电控制电路由各自不相同的预充电控制讯号所控制;f)不同群组中的记忆体单元所连接到的预充电控制电路会在不同的时间下被驱动;g)对于各群组中的BL/BLB而言,它们会经由各自的位元驱动电路与不相连接的感测放大器及写入模式驱动电路相连接;h)每个写入模式驱动电路均会与一个资料输入电路相连接;i)各个位元驱动电路会控制各自的BL/BLB;j)位元驱动控制讯号的时脉周期比预充电控制讯号的时脉周期来得短;k)当写入模式驱动电路启动时,会将输入资料经由位元驱动电路送至记忆体单元内,但是,必须此时的位元驱动电路也被启动,并且有某条WL讯号同时出现。2.如申请专利范围第l项中所述之SRAM,其各个预充电控制讯号的时序均发生在不同的读出时脉周期,以节省功率消耗。3.如申请专利范围第2项中所述之SRAM,其中的预充电控制讯号之周期均小于输出时脉讯号之周期,以节省功率消耗,且至少包含:a)上述的预充电控制讯号,当SRAM处于读出状态时,其会对BL/BLB做预充电的动作;b)一位元驱动控制讯号,其周期时间长短比上述的读出时脉讯号的周期时间来得短;c)一BL/BLB,其做预充电的时间比读出时脉讯号的周期时间来得短;d)上述的位元驱动控制讯号及预充电控制讯号的周期时间,均比读出时脉讯号的周期时间来得短。4.如申请专利范围第2项中所述之SRAM,其两相邻的预充电控制讯号在时序上有部份重叠,且至少包含:a)每一个上述的预充电控制讯号,在SRAM处于读出状态时,会对BL/BLB做预充电的动作;b)一位元驱动控制讯号,其周期时间长短与上述的读出时脉讯号的周期时间相等;c)一BL/BLB,其做预充电的时间比读出时脉讯号的周期时间来得长;d)上述的位元驱动控制讯号与读出时脉讯号的周期时间相等,而预充电控制讯号的周期时间,则比读出时脉讯号的周期时间来的长;e)当上述的预充电控制讯号一被启动,便会对BL/BLB做预充电之动作,并且此预充电控制讯号会与前一个预充电控制讯号发生重叠的情形;f)上述的两个预充电控制讯号之间的重叠时间,可提供额外的时间,以完成预充电之动作,对于不同读出时脉周期而言,其预充电控制讯号绝大部分的时间均处于不动作的条件下,以节省功率消耗。5.如申请专利范围第l项中所述之SRAM,其于资料流通路径(data path)上的电路元件至少包含:a)一预充电控制电路及位元驱动控制电路,经由BL/BLB与记忆体单元相连接;b)一感测放大器,经由位元驱动控制电路与写入模式驱动电路相连接;c)一资料输入电路,与写入模式驱动电路相连接。6.如申请专利范围第l项中所述之SRAM,其中的预充电控制电路会在其控制讯号启动时,提供BL/BLB适当的偏压値,至少包含:a)一预充电控制电路,经由位元线连接至各个群组中之记忆体单元,且不同的BL/BLB有其各自独立的预充电控制电路;b)当上述的预充电控制电路被一控制讯号启动时(ON),与其相连接之BL/BLB会经由预充电控制电路与偏压电源Vcc相连接;c)当预充电控制电路已被启动(0N),而位元驱动控制电路还未启动时(OFF),BL/BLB上的电压値与储存于记忆体单元内的资料有关;d)上述的纪忆体单元是否被启动与WL控制讯号有关;e)当预充电控制电路及位元驱动控制电路均已被启动(0N),而写入模式驱动电路仍未被启动时(OFF),上述的BL/BLB上的电压値会与储存于记忆盘单元内的资料有关;f)当位元驱动控制电路及写入模式驱动电路已被启动(0N)时,而预充电控制电路未被启动时(OFF),上述的BL/BLB上的电压値与要写入的资料値有关。7.一种SRAM,其有各自独立的预充电控制电路,以减少功率消耗,且至少包含:a)将SRAM之记忆盘单元分割成数个不同的群组;b)利用BL/BLB将各群组中的记忆体单元并联式地连接起来;c)各群组中的BL/BLB与一组的预充电控制电路及位元驱动控制电路相连接;d)电压源Vcc经由预充电控制电路中的电晶体提供一适当偏压値给BL/BLB;e)BL/BLB经由位元驱动控制电路与感测放大器相连接;而输入资料则是经由写入模式驱动电路后,才与BL/BLB相连接;f)各群组中的记忆体单元会被数条WL给连接在一起,而位于各个群组中的其中一个记忆体单元仅会与某条WL相连接;g)当控制某个的记忆体单元之WL讯号及预充电控制讯号均被启动时,原先储存于记忆体单元内的资料会被转移至BL/BLB上;h)位元驱动控制电路动作的时间比预充电控制电路动作的时间来的短,并且如欲将BL/BLB上的资料给读出去时,则需经由位元驱动控制电路将BL/BLB与感测放大器相连接;i)各个群组中的预充电控制电路会于不同时间被驱动,以减少部份功率消耗。8.如申请专利范围第7项中所述之SRAM,其写入模式驱动讯号会控制写入模式驱动电路,并将输入资料转换至BL/BLB上,之后,再写至记忆体单元内,对于被选到的群组而言,其预充电控制电路不动作,位元驱动控制电路动作。9.如申请专利范围第7项中所述之SRAM,其中两相邻的预充电控制讯号有部份重叠的情形发生,会于预充电控制电路动作期间完成BL/BLB的预充电动作及启动记忆体单元,至少包含:a)上述的预充电控制讯号,当SRAM处于读出状态时,会有一段时间同时做BL/BLB的预充电动作及启动记忆体单元;b)一位元驱动控制讯号,其上升缘与下降缘均与读出时脉讯号的上升缘与下降缘同步;c)上述的预充电控制讯号,其下降缘与读出时脉讯号的下降缘同步;d)上述的预充电控制讯号与前一个预充电控制讯号间会有部份重叠之情形发生;e)BL/BLB的预充电动作于预充电控制讯号的起始位置开始进行,并且预充电控制讯号会与前一个记忆体群组中的位元驱动控制讯号有部份重叠之情形发生。10.如申请专利范围第9项中所述之预充电控制讯号,当位元驱动控制讯号的周期与读出时脉的周期相等时,则预充电控制讯号需要有部份重叠,以完成SRAM之读出动作。11.一种SRAM,其预充电动作由数个预充电控制电路加以控制,并于不同的时间下,对不同的BL/BLB做预充电动作,如此,便可达到节省功率的目的,至少包含:a)许多预充电控制电路,不同群组中的记忆体单元的BL/BLB有其各自的预充电控制电路;b)每一预充电控制电路,将偏压电源Vcc连接至记忆体单元的BL/BLB;c)每一群组中的记忆体单元,连接至不同的位元驱动电路,当资料要从记忆体单元中给读出或写入时,会由各个群组中各自独立的位元驱动电路加以控制;d)每一个预充电控制讯号的启动位置均不相同,且各自控制其预充电控制电路;e)两相邻之预充电控制讯号的时脉周期会有部份重叠;f)每一位元驱动控制讯号的时脉周期,对于某个被选到要做读出动作的记忆体单元而言,此周期会比预充电控制讯号的时脉周期来的短;9)上述的位元驱动控制讯号的上升缘落后预充电控制讯号的上升缘,而两者的下降缘则与读出时脉讯号下降缘同步;h)上述的BL/BLB在预充电控制讯号一被启动后,便开始做预充电之动作;i)每一个预充电控制讯号及位元驱动控制讯号,对于不同群组中的记忆体单元而言,会在不同时脉周期下被启动;j)在读出模式下,一次只会有一个记忆体单元的BL/BLB在做预充电之动作,以达到省电的要求。12.如申请专利范围第11项所述之预充电控制讯号的时脉周期为非部份重叠。13.如申请专利范围第11项所述之SRAM,其中的资料由记忆体单元中读出,其读出操作模式至少包含:a)当某条WL被启动时,会将位于此条WL上的各个记忆体单元中的资料转换到各自所有之BL/BLB上,在此时段之内,各群组的预充电控制讯号会依序启动,使得预充电控制电路与各自的BL/BLB相连接,并做预充电之动作;b)当预充电控制电路及位元驱动电路均被启动时,之前所提及储存于记忆体单元内的资料会经由感测放大器而被读出。14.如申请专利范围第11项所述之SRAM,当其处于写入操作模式时,写入模式驱动电路及位元驱动电路会同时启动,写入操作模式至少包含:a)资料输入讯号与资料输入控制电路相连接;b)各群组中的预充电控制讯号均不动作;c)各群组的位元驱动控制电路会依序启动;d)当写入模式驱动讯号出现时,写入模式驱动电路会与位元驱动电路相连接;e)资料输入电路经由写入模式驱动电路与位元驱动电路相连接;f)当写入模式驱动讯号及位元驱动控制讯号不再动作后,所输入的资料便已写入记忆体单元之内。图式简单说明:第一图为基本六颗电晶体(sixtransistors,6T)架构下的SRAM之记忆体单元。第二图为与本发明有关之控制偏压电路电路图,将SRAM分成数个群组,且各群组有其各自独立的BL/BLB。第三图a-c为根据发明内容说明中所述之不同情形下的预充电及位元驱动等控制讯号之时序图。 |
