| 主权项 |
1.一种非同步锁存,包括:有限状态机,具有控制转换到下一个状态的控制输入;位准敏感锁存器(LSL),位于有限状态机之回授路径中,其中输入到位准敏感锁存器的信号是由有限状态机的状态解码所产生,位准敏感锁存器的输出回授给有限状态机的输入,以控制下一个状态的转换;以及将外部非同步信号耦合至位准敏感锁存器的非同步输入线,其中的非同步信号是用来锁存的信号。2.根据申请专利范围第1项的非同步锁存,其中的有限状态机进一步包括:时计输入;以及现在的状态输出,当状态机被控制输入上的信号效能,时计输入接收的每一个时计信号,将使状态机按许多预先定义的状态顺序地转换,该状态机具有对应于非同步控制状态的第一预先定义状态,以及对应于锁存清除状态的第二预先定义状态。3.根据申请专利范围第2项的非同步锁存,进一步包括:耦合到有限状态机的解码器,供侦测第一预定义状态,并于出现第一状态紧接着在输出产生非同步控制状态信号。4.根据申请专利范围第3项的非同步锁存,其中的位准敏感锁存器进一步包括耦合到非同步输入线的控制端点,其中的位准敏感锁存器具有一透明状态,它的输出是由它的输入値所决定,以及一锁存状态,它的输出是稳定的,该透明状态与锁存状态是由控制端点所选择。5.根据申请专利范围第1项的非同步锁存,进一步包括:选择器电路,具有耦合接收外部非同步信号的第一输入,耦合到状态机的第二输入,以及耦合到非同步输入线的输出,其中置于选择器输出上的信号,是根据第二输入接收的二进位信号,选择自第一或第二输入。6.一种介面电路包括:具有时计输入、控制输入、及目前状态输出的同步有限状态机,当状态机被控制输入上的信号致能时,其中时计输入接收的每一个时计信号致使状态机通过许多预定义状态顺序地转换,该状态机具有对应于非同步控制状态的第一预定义状态,以及对应于锁存清除状态的第二预定义状态;供侦测第一预定义状态的解码器,并于出现第一状态紧接着在输出产生控制状态信号;位准敏感锁存器,具有耦合到解码器输出的一个输入,一个输出,以及一个控制端,其中的位准敏感锁存器具有一透明状态,它的输出是由它的输入値所决定,以及一锁存状态,它的输出是稳定的,透明状态与锁存状态是由控制端点所选择;转换控制逻辑具有一耦合到状态机致能输入的输出,具有一耦合到位准敏感锁存器输出的输入,该转换控制逻辑反应位准敏感锁存器输出的状态,选择性地将致能信号施加于状态机的控制输入;以及选择器电路,具有第一输入耦合接收非同步信号,第二输入耦合侦测从状态机输出的第二预定义状态,以及一输出耦合到位准敏感锁存器控制输入,其中置于选择器输出上的信号,是根据第二输入接收的二进位信号,选择自第一及第二输入。7.一种非同步锁存,包括:非同步有限状态机具有一控制输入,以及目前状态的输出,当状态机被控制输入上的信号致能时,状态机通过许多预定义状态顺序地转换,该状态机具有对应于非同步控制状态的第一预定义状态;解码器耦合到状态机的输出,以侦测第一预定义状态;位准敏感锁存器耦合到解码器并具有一控制输入,以及一输出耦合到状态机的控制输入;非同步输入线耦合到位准敏感锁存器的控制输入。8.根据申请专利范围第7项的非同步锁存,其中有限状态机具有对应于锁存清除状态的第二预定义状态,且非同步锁存进一步包括:选择器电路,具有第一输入,耦合接收非同步信号,第二输入,耦合侦测来自状态机的第二预定义状态,以及一输出,耦合到非同步输入线,其中置于选择器输出上的信号,是根据第二输入接收的二进位信号,选择自第一及第二输入。9.一种锁存外部非同步信号的方法,包括的步骤有:提供一状态机,具有对应于非同步锁存状态的第一预定义状态;侦测状态机何时在第一预定义状态;当侦测到第一预定义状态产生非同步状态信号;禁止状态机从第一预定义状态改变;以及反应接收到的外部非同步信号,将该非同步状态信号回授到状态机,以致能该状态机从第一预定义状态改变。10.根据申请专利范围第9项的方法,其中致能的步骤包括将非同步状态信号回授到状态机。11.根据申请专利范围第9项的方法,其中侦测与产生的步骤包括将该状态机的输出解码,以及禁止与致能的步骤包括将非同步状态信号回授到状态机。12.根据申请专利范围第9项的方法,对应于锁存清除信号的第二预定义状态,以及该方法进一步包括的步骤有:侦测第二预定义状态;当侦测到第二预定义状态产生锁存清除信号;产生锁存清除信号紧接着禁止状态机改变状态。13.根据申请专利范围第12项的方法,其方法包括的步骤有:根据锁存清除信号的状态在外部非同步信号与锁存清除信号间做选择;将选择的信号耦合到非同步锁存线;以及使用非同步锁存线上的信号选择性地执行禁止或效能步骤。14.一种电子系统包括:在第一时计频率工作的第一处理单元;在第二时计频率工作的第二处理单元;控制滙流排将控制信号从第一处理单元耦合到第二处理单元;资料滙流排将资料信号从第一处理单元耦合到第二处理单元;第二处理单元内的介面电路耦合到控制滙流排,该介面电路具有非同步锁存,耦合以锁存来自控制滙流排的控制信号其中之一,该非同步锁存包括:状态机,具有控制下一个状态转换的控制输入,以及目前状态的输出,其中当状态机被控制输入上的信号致能时,状态机通过许多预定义状态顺序地转换,该状态机具有对应于非同步控制状态的第一预定义状态;耦合到状态机输出的解码器,用以侦测第一预定义状态;耦合到解码器的位准敏感锁存器,它具有一锁存控制输入,以及耦合到状态机控制输入的输出;以及耦合到位准敏感锁存器控制输入的非同步输入线。15.根据申请专利范围第14项的电子系统,其中第二处理单元具有可变的时计频率。16.根据申请专利范围第14项的电子系统,进一步包括:选择器电路,具有从第一处理单元耦合接收控制信号的第一输入;耦合到状态机的第二输入;以及耦合到锁存控制输入的输出,其中置于选择器输出上的信号,是根据选择器电路所侦测到的状态机状态,选择自第一与第二输入。图式简单说明:第一图是按本发明之MCU-DTAD系统的方块图。第一图显示第一图之DTAD处理器的方块图。第三图说明按本发明之MCU介面电路部分方块图。第四图是用于本发明之介面的状态图。 |
