| 主权项 |
1.一种半导体积体电路,系具备:记忆元件:具有资料输入端子及控制端子且构成扫描路径一部分;第一部分电路:通常动作时产生给与前述记忆元件之资料输入端子之资料;及,第二部分电路:通常动作时产生给与前述记忆元件之控制端子之信号,其特征在于:具备选择电路:选择前述第一部分电路之输出信号和前述第二部分电路之输出信号的任何一方,将该选择的信号供应给前述记忆元件之资料输入端子;及,选择信号输出电路:将指示前述选择电路选择动作的选择信号输出给前述选择电路,前述选择信号输出电路输出选择信号,以便前述通常动作时前述选择电路选择前述第一部分电路之输出信号,同时半导体积体电路测试时前述选择电路任意选择前述第一部分电路之输出信号及前述第二部分电路之输出信号的任何一方者。2.根据申请专利范围第1项之半导体积体电路,其中前述控制端子为时钟信号输入端子,前述第二部分电路为产生时钟信号的时钟信号产生电路。3.根据申请专利范围第2项之半导体积体电路,其中另外具有其他选择电路,前述其他选择电路于通常动作时选择前述第二部分电路之输出信号,同时于半导体积体电路测试时选择由前述第二部分电路以外所给与的时钟信号,将此选择的信号输入前述记忆元件之控制端子。4.一种半导体积体电路,系具备第一记忆元件:具有控制端子且构成扫描路径一部分;第二记忆元件:具有资料输入端子且构成前述扫描路径一部分;第一部分电路:通常动作时产生给与前述第二记忆元件之资料输入端子之资料;及,第二部分电路:通常动作时产生给与前述第一记忆元件之控制端子之信号,其特征在于:具备选择电路:选择前述第一部分电路之输出信号和前述第二部分电路之输出信号的任何一方,将该选择的信号供应给前述第二记忆元件之资料输入端子;及选择信号输出电路:将指示前述选择电路选择动作的选择信号输出给前述选择电路,前述选择信号输出电路输出选择信号,以便前述通常动作时前述选择电路选择前述第一部分电路之输出信号,同时半导体积体电路测试时前述选择电路任意选择前述第一部分电路之输出信号及前述第二部分电路之输出信号的任何一方者。5.根据申请专利范围第4项之半导体积体电路,其中前述控制端子为时钟信号输入端子,前述第二部分电路为产生时钟信号的时钟信号产生电路。6.根据申请专利范围第5项之半导体积体电路,其中另外具有其他选择电路,前述其他选择电路于通常动作时选择前述第二部分电路之输出信号,同时于半导体积体电路测试时选择由前述第二部分电路以外所给与的时钟信号,将此选择的信号输入前述第一记忆元件之控制端子。7.根据申请专利范围第1或4项之半导体积体电路,其中前述控制端子为重设信号输入端子,前述第二部分电路为产生重设信号的重设信号产生电路。8.根据申请专利范围第1或4项之半导体积体电路,其中前述控制端子为设定信号输入端子。前述第二部分电路为产生设定信号的设定信号产生电路。9.根据申请专利范围第1或4项之半导体积体电路,其中选择信号输出电路具有形成前述扫描路径的另外记忆元件,此另外记忆元件由外部透过前述扫描路径接受前述选择信号,将前述接到的选择信号输出给前述选择电路。10.根据申请专利范围第9项之半导体积体电路,其中前述另外记忆元件具备资料输入端子:经常输入使前述选择电路选择前述第一部分电路之输出信号的选择信号;扫描资料输入端子:由外部透过前述扫描路径输入选择信号;及,输出端子:将选择信号输出给前述选择电路,同时接受由外部所输入的扫描启动信号,于不输入前述扫描启动信号时,由前述输出端子输出前述资料输入端子的选择信号,于输入前述扫描启动信号时,由前述输出端子输出输入前述扫描资料输入端子的选择信号。11.一种半导体积体电路之设计方法,系设计可检查内部电路动作之半导体积体电路之方法,其特征在于:具备输入半导体积体电路之网表的步骤,该半导体积体电路具备记忆元件:具有资料输入端子及控制端子;第一部分电路:产生给与前述记忆元件之资料输入端子之资料;及,第二部分电路:产生给与前述记忆元件之控制端子之信号;在前述半导体积体电路追加选择电路和选择信号输出电路的步骤,该选择电路系选择前述第一部分电路之输出信号和前述第二部分电路之输出信号的任何一方且将该选择的信号供应给前述记忆元件之资料输入端子,该选择信号输出电路系将指示前述选择电路选择动作的选择信号输出给前述选择电路;及以扫描正反器构成前述记忆元件,同时将含有此扫描正反器的扫描路径插入前述半导体积体电路的步骤者。12.根据申请专利范围第11项之半导体积体电路之设计方法,其中前述控制端子为时钟信号输入端子,前述第二部分电路为产生时钟信号的时钟信号产生电路。13.根据申请专利范围第12项之半导体积体电路之设计方法,其中具有在前述半导体积体电路追加其他选择电路的步骤,该其他选择电路系选择前述第二部分电路之输出信号和由前述第二部分电路以外所给与之时钟信号的任何一方且将此选择的信号给与前述记忆元件之控制端子。14.一种半导体积体电路之设计方法,系设计可检查内部电路动作之半导体积体电路之方法,其特征在于:具备输入半导体积体电路之网表的步骤,该半导体积体电路具备第一记忆元件:具有控制端子;第二记忆元件:具有资料输入端子;第一部分电路:产生给与前述第二记忆元件之资料输入端子之资料;及,第二部分电路:产生给与前述第一记忆元件之控制端子之信号;在前述半导体积体电路追加选择电路和选择信号输出电路的步骤,该选择电路系选择前述第一部分电路之输出信号和前述第二部分电路之输出信号的任何一方且将该选择的信号供应给前述第二记忆元件之资料输入端子,该选择信号输出电路系将指示前述选择电路选择动作的选择信号输出给前述选择电路;及,各自以扫描正反器构成前述第一及第二记忆元件,同时将含有这些扫描正反器的扫描路径插入前述半导体积体电路的步骤者。15.根据申请专利范围第14项之半导体积体电路之设计方法,其中前述控制端子为时钟信号输入端子,前述第二部分电路为产生时钟信号的时钟信号产生电路。16.根据申请专利范围第15项之半导体积体电路之设计方法,其中具有在前述半导体积体电路追加其他选择电路的步骤,该其他选择电路系选择前述第二部分电路之输出信号和由前述第二部分电路以外所给与之时钟信号的任何一方且将此选择的信号给与前述第一记忆元件之控制端子。17.根据申请专利范围第11或14项之半导体积体电路之设计方法,其中前述控制端子为重设信号输入端子,前述第二部分电路为产生重设信号的重设信号产生电路。18.根据申请专利范围第11或14项之半导体积体电路之设计方法,其中前述控制端子为设定信号输入端子,前述第二部分电路为产生设定信号的设定信号产生电路。19.根据申请专利范围第11或14项之半导体积体电路之设计方法,其中在将扫描路径插入半导体积体电路的步骤,以扫描正反器构成前述选择信号输出电路,将此扫描正反器插入前述扫描路径。20.一种记录半导体积体电路之设计程式之记录媒体,其特征在于:系记录利用电脑设计可检查内部电路动作之半导体积体电路之设计程式之记忆媒体,前述设计程式含有输入半导体积体电路之网表的步骤,该半导体积体电路具备记忆元件:具有资料输入端子及控制端子;第一部分电路:产生给与前述记忆元件之资料输入端子之资料;及,第二部分电路:产生给与前述记忆元件之控制端子之信号;在前述半导体积体电路追加选择电路和选择信号输出电路的步骤,该选择电路系选择前述第一部分电路之输出信号和前述第二部分电路之输出信号的任何一方且将该选择的信号供应给前述记忆元件之资料输入端子,该选择信号输出电路系将指示前述选择电路选择动作的选择信号输出给前述选择电路;及,以扫描正反器构成前述记忆元件,同时将含有此扫描正反器的扫描路径插入前述半导体积体电路的步骤者。21.根据申请专利范围第20项之记录半导体积体电路之设计程式之记录媒体,其中前述控制端子为时钟信号输入端子,前述第二部分电路为产生时钟信号的时钟信号产生电路。22.根据申请专利范围第21项之记录半导体积体电路之设计程式之记录媒体,其中具有在前述半导体积体电路追加其他选择电路的步骤,该其他选择电路系选择前述第二部分电路之输出信号和由前述第二部分电路以外所给与之时钟信号的任何一方且将此选择的信号给与前述记忆元件之控制端子。23.一种记录半导体积体电路之设计程式之记录媒体,其特征在于:系记录利用电脑设计可检查内部电路动作之半导体积体电路之设计程式之记录媒体,前述设计程式含有输入半导体积体电路之网表的步骤,该半导体积体电路具备第一记忆元件:具有控制端子;第二记忆元件:具有资料输入端子;第一部分电路:产生给与前述第二记忆元件之资料输入端子之资料;及,第二部分电路:产生给与前述第一记忆元件之控制端子之信号;在前述半导体积体电路追加选择电路和选择信号输出电路的步骤,该选择电路系选择前述第一部分电路之输出信号和前述第二部分电路之输出信号的任何一方且将该选择的信号供应给前述第二记忆元件之资料输入端子,该选择信号输出电路系将指示前述选择电路选择动作的选择信号输出给前述选择电路;及,各自以扫描正反器构成前述第一及第二记忆元件,同时将含有这些扫描正反器的扫描路径插入前述半导体积体电路的步骤者。24.根据申请专利范围第23项之记录半导体积体电路之设计程式之记录媒体,其中前述控制端子为时钟信号输入端子,前述第二部分电路为产生时钟信号的时钟信号产生电路。25.根据申请专利范围第24项之记录半导体积体电路之设计程式之记录媒体,其中具有在前述半导体积体电路追加其他选择电路的步骤,该其他选择电路系选择前述第二部分电路之输出信号和由前述第二部分电路以外所给与之时钟信号的任何一方且将此选择的信号给与前述第一记忆元件之控制端子。26.根据申请专利范围第20或23项之记录半导体积体电路之设计程式之记录媒体,其中前述控制端子为重设信号输入端子,前述第二部分电路为产生重设信号的重设信号产生电路。27.根据申请专利范围第20或23项之记录半导体积体电路之设计程式之记录媒体,其中前述控制端子为设定信号输入端子,前述第二部分电路为产生设定信号的设定信号产生电路。28.根据申请专利范围第20或23项之记录半导体积体电路之设计程式之记录媒体,其中对于前述设计程式,在将扫描路径插入半导体积体电路的步骤,以扫描正反器构成前述选择信号输出电路,将此扫描正反器插入前述扫描路径。图式简单说明:第一图为显示本发明第一实施形态之半导体积体电路结构之图。第二图为显示设计本发明第一实施形态之半导体积体电路之方法的流程图。第三图为显示在第二图之设计方法与最初输入之网表对应的被测试半导体积体电路之初期电路结构之图。第四图为显示在同设计方法结束到配置选择信号输出电路及选择器之程序时的被测试半导体积体电路之电路结构之图。第五图为显示本发明第二实施形态之半导体积体电路结构之图。第六图为显示设计本发明第二实施形态之半导体积体电路之方法的流程图。第七图为显示在第六图之设计方法与最初输入之网表对应的被测试半导体积体电路之初期电路结构之图。第八图为显示在同设计方法结束到配置选择信号输出电路及选择器之程序时的被测试半导体积体电路之电路结构之图。第九图为显示本发明第三实施形态之半导体积体电路结构之图。第十图为显示本发明第四实施形态之半导体积体电路结构之图。第十一图为显示本发明第三实施形态之半导体积体电路变形例之图。第十二图为显示本发明第四实施形态之半导体积体电路变形例之图。 |
