| 主权项 |
1.一种记忆体装置,其同步于一时脉信号而接收列与行位址信号,输入资料以及外部控制信号,其具有接收该输入资料之一资料输入单位,将输出资料输出之一资料输出单位,复数字元线,根据所接收之列位址信号而激活从该复数字元线选出之一字元线之一列解码,以及包括:一主记忆体阵列,其具有以列与行交错排列之复数记忆体单元,该字元线系耦合至该主记忆体阵列之记忆体单元中之各别列;一内部资料滙流排;一行位址产生器,其从所接收之单一行位址信号产生行位址连续串,该行位址连续串中之各行位址具有高阶部份与低阶部份;一主行解码器,其耦合至该主记忆体阵列以及该行位址产生器,其将该行位址解码,并将该主记忆体阵列中之记忆体单元之相关行耦合至该内部资料滙流排;一副记忆体阵列,其具有以列与行交错排列之复数记忆体单元,该字元线也耦合至该副记忆体阵列之记忆体单元中之各别列,该副记忆体阵列所具有之行数少于该主记忆体阵列;一副行解码器,其耦合至该副记忆体阵列以及该行位址产生器,其将该行位址之低阶部份解码,并将该副记忆体阵列中之记忆体单元之相关行耦合至该内部资料滙流排;以及一控制信号产生器,其耦合至该行位址产生器,并接收该外部控制信号,所产生之内部控制信号系致能该主行解码器以及该副行解码器,以及控制该资料输入单位以及该资料输出单位,因而使得储存于该主记忆体阵列中之资料系经由该内部资料滙流排以及该资料输出单位而输出,使得储存于该主记忆体阵列中之资料系经由该内部资料滙流排而转移至该副记忆体阵列,并储存于该副记忆体阵列内,使得成储存于该副记忆体阵列中之资料系经由该内部资料滙流排以及该资料输出单位而输出,以及使得该资料输入单位所接收之输入资料系经由该内部资料滙流排而转移至该主记忆体阵列,并储存于该主记忆体阵列内。2.如申请专利范围第1项之记忆体装置,其中该控制信号产生器具有一操作模式,一列位址信号,一行位址信号以及输入资料之接收系伴随着资料从该主记忆体阵列中之一第一位置转移至该副记忆体阵列中之一第二位置,将该输入资料储存于该第一位置,将资料从该主记忆体阵列之第一连续位置输出,以及将资料从该副记忆体阵列之第二连续位置输出。3.如申请专利范围第2项之记忆体装置,其中该第二位置系位于该第二连续位置间。4.如申请专利范围第3项之记忆体装置,其中该第一位置系位于该第一连续位置间。5.如申请专利范围第4项之记忆体装置,更包括复数外部资料端,其中该资料输入单位与该资料输出单位系耦合至不同之外部资料端,使得资料能同时输入与输出。6.如申请专利范围第5项之记忆体装置,其中该输入资料之接收系同时于储存于主记忆体阵列之该第一位置中之资料之输出。7.如申请专利范围第1项之记忆体装置,更包括一资料滙流排开关,其将该内部资料滙流排分成耦合至该主记忆体阵列之第一部份,以及耦合至该副记忆体阵列之第二部份。8.如申请专利范围第7项之记忆体装置,更包括一写入放大器,其耦合至该内部资料滙流排之该第二部份,以将从该主记忆体阵列转移至该副记忆体阵列之资料放大。9.如申请专利范围第1项之记忆体装置,更中该资料输出单位将该内部资料滙流排分成耦合至该主记忆体阵列之第一部份,以及耦合至该副记忆体阵列之第二部份,以及该资料输出单位将从该主记忆体阵列转移至该副记忆体阵列之资料放大。10.如申请专利范围第1项之记忆体装置,更包括:一高阶位址滙流排,其耦合至该行位址产生器,其将该行位址之高阶部份载入至该主记忆体阵列;一低阶位址滙流排,其耦合至该行位址产生器,其载有该行位址之低阶部份;一位址滙流排开关,其将该低阶位址滙流排分成耦合至该主行解码器之第一部份,以及耦合至该副行解码器之第二部份,该位址滙流排开关可由该控制信号产生器所控制以将该低阶位址滙流排之该第二部份断路于该行位址产生器。11.如申请专利范围第10项之记忆体装置,更包括一位址保持锁相器,其耦合至该低阶位址滙流排之该第二部份,以将该行位址之该低阶部份锁相,以及当该低阶位址滙流排之第二部份断路于行位址产生器时,将该低阶部份输入至该副行解码。12.如申请专利范围第1项之记忆体装置,更包括:一主位址滙流排,其耦合至该行位址产生器,将该行位址之该高阶部份与该低阶部份载入至该主行解码器;以及一副位址滙流排,其耦合至该行位址产生器,将该行位址之该低阶部份载入至该副行解码器。13.如申请专利范围第1项之记忆体装置,其中该行位址产生器包括:一位址暂存器,储存该记忆体装置所接收之该行位址信号所代表之一行位址;一行位址计数器,其产生连续之该行位址,从储存于该位址暂存器中之该行位址开始,计数速率由该时脉信号所决定;一存取计数器,计数该行位址计数器所产生之行位址,以及当已产生某数量之行位址时,将该行位址计数器终止。14.如申请专利范围第13项之记忆体装置,其中该控制信号产生器所产生之控制信号系重覆地将储存于该位址暂存器中之行位址载入至该行位址计数器,在该记忆体装置接收单一行位址信号之后,致能该行位址计数器以重覆产生相同之行位址连续串。15.如申请专利范围第14项之记忆体装置,其中该控制信号产生器所产生之控制信号使得,该记忆体装置接收不同列位址信号之后,重覆产生相同之行位址连续串,即使只有接收到一个行位址信号。16.如申请专利范围第14项之记忆体装置,更包括至少两个记忆体储存单元,各记忆体储存单元之架构如专利范围第1项所描叙般,该记忆体储存单元共享该资料输入单位,该资料输出单位,以及该控制信号产生器,但具有各自之主记忆体阵列,各自之副记忆体阵列,各自之列解码器,各自之主行解码器,以及各自之副行解码器。17.如申请专利范围第16项之记忆体装置,其中该记忆体储存单元具有各自之行位址产生器,更包括一存取计数暂存器,其耦合至该控制信号产生器,储存由该控制信号产生所输入之値,指出要有多少行位址产生于各储存单元中之该行位址连续串;以及一存取计数器,其耦合至该存取计数暂存器,根据储存于该存取计数暂存器中所储存之该値而控制各储存单元中之该行位址产生器。18.如申请专利范围第16项之记忆体装置,其中该控制信号产生器资料从该记忆体储存单元之第一个之该主记忆体阵列之输出时间发生介于资料从该记忆体储存单元之第二个之该主记忆体阵列之输出时间与资料从该记忆体储存单元之该第二个之该副记忆体阵列之输出时间之间。19.如申请专利范围第18项之记忆体装置,其中该记忆体储存单元具有各自之行位址产生器,更包括:一第一存取计数暂存器,其耦合至该控制信号产生器,储存由该控制信号产生器所输入之一第一値;一第二存取计数暂存器,其耦合至该控制信号产生器,储存由该控制信号产生器所输入之一第二値;一第三存取计数暂存器,其耦合至该控制信号产生器,储存由该控制信号产生器所输入之一第三値;以及一存取计数器,其耦合至该第一存取计数暂存器,该第二存取计数暂存器,以及该第三存取计数暂存器,根据该第一値而控制该记忆体储存单元之该第二个中之该行位址产生器,造成相关数量之资料从该记忆体储存单元之该第二个之该主记忆体阵列输出,接着根据该第二値而控制该记忆体储存单元中之该第一个之该行位址产生器,造成相关数量之资料从该记忆体储存单元之该第一个之该主记忆体阵列输出,接着根据该第三値而控制该记忆体储存单元之该第二个中之该行位址产生器,造成相关数量之资料从该记忆体储存单元之该第二个之该副记忆体阵列输出。20.如申请专利范围第19项之记忆体装置,更包括至少两个位址重数器,其耦合至各别储存单元之该行位址产生器,根据该控制信号产生器所产生之控制信号而改变各自行位址产生器所产生之行位址连续串中之起始行位址,因而改变从各别储存单元之该主记忆体阵列与该副记忆体阵列输出之资料数量。21.如申请专利范围第16项之记忆体装置,其中该控制信号产生器使得该资料输入单位所接收之该输入资料转移至该记忆体储存单元之一之该主记忆体阵列,而此时资料正从该记忆体储存单元之另一个输出。22.如申请专利范围第16项之记忆体装置,其中该记忆体储存单元具有各自之内部资料滙流排,更包括一储存单元滙流排开关,其将该各自之内部资料滙流排耦合至该资料输入单位以及该资料输出单位。23.如申请专利范围第22项之记忆体装置,更包括一转移暂存器,其耦合至该储存单元滙流排开关,且为所有该记忆体储存单元所共享,从该记忆体储存单元之一之该主记忆体阵列转移至该副记忆体阵列之资料,系先从该主记忆体阵列转移至该转移暂存器,接着,在资料从该记忆体储存单元之另一个输出时,从该转移暂存器转移至该副记忆体阵列。24.如申请专利范围第23项之记忆体装置,更包括一输入资料暂存器,其耦合于该资料输入单位与该储存单元滙流排开关间,以暂时储存该资料输入单位所接收之该输入资料,暂缓该输入资料转移至该记忆体储存单元之一之该主记忆体阵列。25.如申请专利范围第22项之记忆体装置,在该记忆体储存单元中之各记忆体储存单元中更包括,一转移暂存器,其耦合至该记忆体储存单元之该内部资料滙流排,从该记忆体储存单元内之该主记忆体阵列转移至该副记忆体阵列之资料,系先从该主记忆体阵列转移至该转移暂存器,接着,在资料从该记忆体储存单元之另一个输出时,从该转移暂存器转移至该副记忆体阵列。26.如申请专利范围第25项之记忆体装置,更包括一输入资料暂存器,其耦合于该资料输入单位与该储存单元滙流排开关间,以暂时储存该资料输入单位所接收之该输入资料,暂缓该输入资料转移至该记忆体储存单元之一之该主记忆体阵列。27.如申请专利范围第16项之记忆体装置,其中该记忆体储存单元共享如申请专利范围第1项所描叙之该内部资料滙流排。28.如申请专利范围第27项之记忆体装置,更包括一转移暂存器,其耦合至该内部资料滙流排,从该记忆体储存单元内之该主记忆体阵列转移至该副记忆体阵列之资料,系先从该主记忆体阵列转移至该转移暂存器,接着,在资料从该记忆体储存单元之男一个输出时,从该转移暂存器转移至该副记忆体阵列。29.如申请专利范围第28项之记忆体装置,更包括一输入资料暂存器,其耦合至该资料滙流排,以暂时储存该资料输入单位所接收之该输入资料,暂缓该输入资料转移至该记忆体储存单元之一之该主记忆体阵列。30.如申请专利范围第17项之记忆体装置,其中该记忆体储存单元具有各自之内部资料滙流排,更包括一储存单元滙流排开关,其将该各自之内部资料滙流排耦合至该资料输入单位与该资料输出单位。31.如申请专利范围第30项之记忆体装置,更包括一转移暂存器,其耦合至该储存单元滙流排开关并为所有记忆体储存单元所共享,从该记忆体储存单元内之该主记忆体阵列转移至该副记忆体阵列之资料,系先从该主记忆体阵列转移至该转移暂存器,接着,在资料从该记忆体储存单元之另一个输出时,从该转移暂存器转移至该副记忆体阵列。32.如申请专利范围第31项之记忆体装置,更包括一输入资料暂存器,其耦合于该资料输入单位与该储存单元滙流排开关间,以暂时储存该资料输入单位所接收之该输入资料,暂缓该输入资料转移至该记忆体储存单元之一之该主记忆体阵列。33.如申请专利范围第30项之记忆体装置,在该记忆体储存单元中之各记忆体储存单元中更包括,一转移暂存器,其耦合至该记忆体储存单元之该内部资料滙流排,从该记忆体储存单元内之该主记忆体阵列转移至该副记忆体阵列之资料,系先从该主记忆体阵列转移至该转移暂存器,接着,在资料从该记忆体储存单元之另一个输出时,从该转移暂存器转移至该副记忆体阵列。34.如申请专利范围第33项之记忆体装置,更包括一输入资料暂存器,其耦合于该资料输入单位与该储存单元滙流排开关间,以暂时储存该资料输入单位所接收之该输入资料,暂缓该输入资料转移至该记忆体储存单元之一之该主记忆体阵列。35.如申请专利范围第17项之记忆体装置,其中该记忆体储存单元共享如申请专利范围第1项所描叙之该内部资料滙流排。36.如申请专利范围第35项之记忆体装置,更包括一转移暂存器,其耦合至该内部资料滙流排,从该记忆体储存单元内之该主记忆体阵列转移至该副记忆体阵列之资料,系先从该主记忆体阵列转移至该转移暂存器,接着,在资料从该记忆体储存单元之另一个输出时,从该转移暂存器转移至该副记忆体阵列。37.如申请专利范围第36项之记忆体装置,更包括一输入资料暂存器,其耦合至该资料滙流排开关,以暂时储存该资料输入单位所接收之该输入资料,暂缓该输入资料转移至该记忆体储存单元之一之该主记忆体阵列。38.如申请专利范围第18项之记忆体装置,中该记忆体储存单元具有各自之内部资料滙流排,更包括:一储存单元滙流排开关,其将该各自之内部资料滙流排耦合至该资料输入单位与该资料输出单位;以及一转移暂存器,其耦合至该储存单元滙流排开关,并为所有该记忆体储存单元所共享,从该记忆体储存单元内之该主记忆体阵列转移至该副记忆体阵列之资料,系先从该主记忆体阵列转移至该转移暂存器,接着,在资料从该记忆体储存单元之另一个输出时,从该转移暂存器转移至该副记忆体阵列。39.如申请专利范围第18项之记忆体装置,其中该记忆体储存单元具有各自之内部资料滙流排,更包括:一储存单元滙流排开关,其将该各自之内部资料滙流排耦合至该资料输入单位与该资料输出单位;以及一转移暂存器,其耦合至该储存单元滙流排开关,并为所有该记忆体储存单元所共享,从该记忆体储存单元内之该主记忆体阵列转移至该副记忆体阵列之资料,系先从该主记忆体阵列转移至该转移暂存器,接着,在资料从该记忆体储存单元之另一个输出时,从该转移暂存器转移至该副记忆体阵列。40.一种记忆体装置,其同步于一时脉信号而接收列与行位址信号,输入资料以及外部控制信号,包括具有以列与行交错排列而成之复数记忆体单元之一记忆体阵列,耦合至记忆体单元之各别列之复数字元线,以及根据所接收之列位址信号而激活从该复数字元线选出之一字元线之一列解码器,以及包括:一资料输入单位,具有至少一个资料输入端以接收该输入资料;一资料输出单位,具有至少一个资料输出端以输出资料;一内部资料滙流排,耦合至该资料输入单位;一资料滙流排开关,将该内部资料滙流排耦合至该资料输出单位;一行位址产生器,从单一起始行位址产生行位址连续串;一行解码器,耦合至该行位址产生器与该记忆体阵列,以将该行位址连续串解码,并将该记忆体阵列中之记忆体单元中之相关之连续行耦合至该内部资料滙流排,一次耦合一个行;以及一控制信号产生器,耦合至该行位址产生器,并接收该外部控制信号,以控制该行位址产生器,该资料滙流排开关,该资料输入单位,以及该资料输出单位,使得一列位址信号,一行位址信号,以及该输入资料之接收之完成系伴随着,资料从该列位址信号所代表之一列与该连续行所交错之记忆体单元输出,以及该输入资料从该资料输入单位转移至该列位址信号所代表之该列与该连续行之一个行所交错之记忆体单元。41.如申请专利范围第40项之记忆体装置,其中当该输入资料系从该资料输入单位转移时,该行位址产生器系维持在该行位址连续串最后出现之一行位址之输出,因此,该行系有关最后出现之该行位址。42.如申请专利范围第41项之记忆体装置,更包括一缓冲电路,耦合于该资料滙流排开关与该资料输出单位间,以暂存从该记忆体阵列转移至该资料输出单位之该资料,当从该行读取出之资料系由该资料输出单位输出时,使得该资料输入单位能接收该输入资料。43.如申请专利范围第41项之记忆体装置,更包括一资料滙流排起动单位,在资料从该行转移之后,将该内部资料滙流排重设至一起始态。44.如申请专利范围第40项之记忆体装置,其中该行位址产生器包括:一行位址计数器,以产生该行位址连续串,其产生率由该时脉信号决定;以及一存取计数器,计数该行位址计数器所产生之该行位址,当已产生某数量之行位址时,将该行位址计数器终止。45.如申请专利范围第44项之记忆体装置,其中该行位址计数器系一往下计数器。46.如申请专利范围第44项之记忆体装置,其中该行位址产生器也包括一位址暂存器,以储存该记忆体装置所接收之该行位址信号所代表之一行位址,该行位址产生器将储存于该位址暂存器中之该行位址当成该起始行位址。47.如申请专利范围第46项之记忆体装置,其中该控制信号产生器所接收之该外部控制信号之一系造成,在不输入另一个外部行位址信号下,储存于该位址暂存器中之该行位址再度载入至该位址计数器。48.如申请专利范围第46项之记忆体装置,更包括一位址暂存器输出开关,该位址暂存器系经此而耦合至该行位址计数器。49.如申请专利范围第40项之记忆体装置,其中该记忆体阵列系分成至少两方块,记忆体单元之各行系只放置于该方块之一,更包括耦合至该行位址产生器之一方块选择单位,以在该行位址产生器产生该行位址连续串途中改变至少一个行位址位元,因而造成该行位址连续串从该方块之一跳至该方块之另一个。50.如申请专利范围第40项之记忆体装置,包括两记忆体储存单元,各记忆体储存单元之架构如申请专利范围第40项所描叙般,该两记忆体储存单元共享该资料输入单位,该资料输出单位,以及该控制信号产生器,但具有各自之记忆体阵列,各自之字元线,各自之列解码器,以及各自之行解码器。51.一种控制对一记忆体装置中之一记忆体阵列进行存取之方法,该记忆体阵列具有交错之记忆体单元,该记忆体阵列系分成一主记忆体阵列与一副记忆体阵列,该副记忆体阵列所具有之列数与该主记忆体阵列一样多,但行数少于该主记忆体阵列,该方法包括下列步骤:(a)接收一列位址信号,以及激活该主记忆体阵列与该副记忆体阵列中之一相关列;(b)在该记忆体装置内,产生代表记主记忆体阵列中之不同行之一第一行位址连续串;(c)将资料从该步骤(a)受激活之该列与在该步骤(b)所指定之该行所交错之记忆体单元中读取出,并将所读取之资料输出;(d)将该步骤(a)受激活之该列中之资料从该主记忆体阵列之一行转移至该副记忆体阵列之一行,并将所转移之该资料储存于该副记忆体阵列;(e)在该记忆体阵列内产生代表该副记忆体阵列中之行之第二行位址连续串;(f)将资料从该步骤(a)受激活之该列与在该步骤(e)所指定之该行所交错之记忆体单元中读取出,并将所读取之资料输出;(g)接收输入资料;以及(h)将该输入资料储存于该主记忆体阵列中之该行与该步骤(a)受激活之该列交错之一记忆体单元内。52.如申请专利范围第51项之方法,其中该主记忆体阵列中之该行最先出现于步骤(b)所指定之该行中。53.如申请专利范围第51项之方法,其中该记忆体装置具有输入与输出之各自资料端,以及步骤(g)系同时于步骤(c)中之该主记忆体阵列中之该行所读取出之资料之输出。54.如申请专利范围第51项之方法,其中步骤(d)将所转移之资料储存于该第二行位址连续串中之一行位址所代表之一行中。55.如申请专利范围第51项之方法,其中该第一行位址连续串与该第二行位址连续串包括相等数量之行位址。56.如申请专利范围第51项之方法,其中该第一行位址连续串与该第二行位址连续串包括不同数量之行位址。57.如申请专利范围第51项之方法,其中该第一行位址连续串与该第二行位址连续串皆从一单一起始行位址之外部输入所产生。58.如申请专利范围第51项之方法,更包括下列步骤:接收一起始行位址;将该起始行位址储存于一位址暂存器中;以及重覆实施步骤(c)至(h),该第一行位址连续串系从储存于该位址暂存器中之该起始行位址开始,而无需外部行位址输入。59.如申请专利范围第51项之方法,其中步骤(h)更包括将该输入资料暂时储存于一输入资料暂存器,将缓冲将该输入资料储存于该主记忆体阵列。60.如申请专利范围第51项之方法,其中储存于该记忆体阵列中之资料代表扫描于连续扫描线中之一移种图形中之图形元素,不同扫描线中之图素元素之资料系储存于该主记忆体阵列中之不同行中。61.如申请专利范围第60项之方法,其中步骤(c)所读取之该资料,以及步骤(f)所读取之该资料代表该移种图形之两个不同场中之图形元素。62.如申请专利范围第60项之方法,其中步骤(c)所读取之该资料,以及步骤(f)所读取之该资料代表该移种图形之两个不同页框中之图形元素。63.如申请专利范围第51项之方法,其中该记忆体阵列系分割成至少两个储存单元,各储存单元具有一主记忆体阵列以及一副记忆体单元,不同储存单元具有不同之记忆体单元之列,其中步骤(a)激活该储存单元中之一第一储存单元中之一列以及该储存单元中之一第二储存单元中之一列,以及步骤(c)至(h)系执行于该第一储存单元,更包括下列步骤:(i)产生一第三行位址连续串,代表该第二储存单元之该主记忆体阵列中之记忆体单元中之连续行;以及(j)将资料从步骤(a)中受激活之该第二储存单元中之该列以及步骤(i)所指定之该行所交错之记忆体单元中读取出,并将所读取出之资料输出;步骤(j)系执行于步骤(c)与步骤(f)之间。64.如申请专利范围第63项之方法,其中,在执行步骤(j)时,执行步骤(d)与(h)。65.如申请专利范围第64项之方法,其中步骤(d)更包括下列步骤:(k)将资料从该第一储存单元中之该主记忆体阵列之该行读取出;(l)将步骤(k)所读取出之资料暂时储存于一转移电晶体中;以及(m)在步骤(j)时,将储存于该转移电晶体中之资料转移至该第一储存单元中之该副记忆体阵列。66.如申请专利范围第63项之方法,其中步骤(a)在步骤(c)之间将该第一储存单元中之该列激活,以及在步骤(c)时将该第二储存单元中之该列激活。67.如申请专利范围第63项之方法,其中储存于该记忆体阵列中之该资料代表代表扫描于连续扫描线中之一移种图形中之图形元素,不同扫描线中之图素元素之资料系储存于各储存单元之该主记忆体阵列之不同行中。68.如申请专利范围第67项之方法,其中步骤(c)所读取之该资料,步骤(f)所读取之该资料,以及步骤(j)所读取之该资料代表该移种图形之三个不同场中之图形元素。69.如申请专利范围第67项之方法,其中步骤(c)所读取之该资料,步骤(f)所读取之该资料,以及步骤(j)所读取之该资料代表该移种图形之三个不同页框中之图形元素。70.如申请专利范围第63项之方法,其中该第一行位址连续串,该第二行位址连续串,以及该第三行位址连续串包括相同数量之行位址。71.如申请专利范围第63项之方法,其中该第一行位址连续串以及该第二行位址连续串包括相同数量之行位址,以及该第三行位址连续串包括不同数量之行位址。72.如申请专利范围第71项之方法,其中步骤(d)将所转移之资料储存于该第二行位址连续串所指定之一行中。73.如申请专利范围第72项之方法,其中该第一储存单元之该主记忆体阵列之该行出现于该第一行位址连续串所指定之行间。74.如申请专利范围第71项之方法,其中该第一储存单元之该主记忆体阵列之该行并非该第一行位址连续串所指定之行间,以及步骤(d)将所转移之资料储存于非该第二行位址连续串所指定之行中。75.一种控制对一记忆体装置中之一记忆体阵列之存取之方法,该记忆体阵列具有以行与列交错排列之记忆体单元,该记忆体装置具有各自之资料输入端以及资料输出端,包括下列步骤:(a)接收一列位址信号,以及激活该记忆体阵列之一相关列;(b)在该记忆体装置内,产生代表该记忆体阵列中之不同行之一行位址连续串;(c)将资料从该步骤(a)受激活之该列与在该步骤(b)所指定之该行所交错之记忆体单元中读取出,并将所读取之资料输出;(d)在将步骤(c)中从一个行所读取之资料输出之同时,接收输入资料;以及(e)将该输入资料储存在步骤(a)中受激活之该列与该行交错之一记忆体单元内。76.如申请专利范围第75项之方法,其中该行系步骤(b)所指定行之最晚出现之行。77.如申请专利范围第76项之方法,其中该记忆体装置包括在该记忆体阵列中之资料进行读/写之一内部资料滙流排,该方法更包括:在步骤(c)之资料从该行读取出之后,但在步骤(e)之前,将该内部资料滙流排起动。78.如申请专利范围第75项之方法,其中该行位址连续串系从一起始行位址之外部输入所产生。79.如申请专利范围第75项之方法,其更包括下列步骤。接收一起始行位址;将该起始行位址储存于一位址暂存器中;以及重覆实施步骤(a)至(e),产生于步骤(b)中之该行位址连续串系从储存于该位址暂存器中之该起始行位址开始,而无需外部之行位址输入。80.如申请专利范围第75项之方法,其中储存于该记忆体阵列中之资料代表在连续扫描线中所扫描之一移动图形中之图形元素,不同扫描线中之图形元素之资料系储存于该记忆体阵列中之不同行中。81.如申请专利范围第80项之方法,其中该记忆体阵列系分成行方块,该方块储存该移动图形之不同场之资料,以及该行位址连续串指定至少两个该方块之行,所储存之资料代表该不同场中之相邻位置之图形元素。82.如申请专利范围第80项之方法,其中该记忆体阵列系分成行方块,该方块储存该移动图形之不同页框之资料,以及该行位址连续串指定至少两个该方块之行,所储存之资料代表该不同页框中之相同位置之图形元素。图式简单说明:第一图系描绘一群图素;第二图系描绘在移动图形中之数个连续场中之一群图素;第三图系描绘在移动图形中之数个连续场中之较大群图素;第四图系描绘提供读取至第三图中之图素之习知系统;第五图系描绘读取与写入之例;第六图系描绘读取与写入之另一例;第七图指出相关于第五图中之存取操作之第四图之部份;第八图指出相关于第六图中之存取操作之第四图之部份;第九图系描绘本发明之第一实施例之方块图;第十图系第一实施例之详细电路图;第十一图系描绘第一实施例中之主记忆体阵列之读取时序图;第十二图系描绘第一实施例中之副记忆体阵列之读取时序图;第十三图系本发明之第二实施例之电路图;第十四图系本发明之第三实施例之电路图;第十五图系本发明之第四实施例之电路图;第十六图系描绘前四个实施例中之主与副记忆体阵列之使用;第十七图系本发明之第五实施例之电路图;第十八图系描叙第五实施例中所执行之激增存取操作之时序图;第十九图系相关于第十八图中之存取操作之第四图之部份;第二十图系第五实施例之往下计数器之重新之时序图;第二十一图系本发明之第六实施例之电路图;第二十二图系本发明之第七实施例之电路图;第二十三图系本发明之第八实施例之电路图;第二十四图系本发明之第九实施例之方块图;第二十五图显示可被第九实施例所取代之第四图中之系统之部份;第二十六图,第二十七图,第二十八图,与第二十九图描绘第九实施例中储存与存取图素资料之方法;第三十图描绘第九实施例中之可在单一激增中存取之图素资料;第三十一图系描绘以适合串接之方法来存取第三十图所示之图素资料之激增之时序图;第三十二图系描绘存取第三十图所示之图素资料之另一激增之时序图;第三十三图描绘在第九实施例中,单一激增中可存取之更多图素资料;第三十四图系描绘以适合串接之方法来存取第三十三图所示之图素资料之激增之时序图;第三十五图系描绘存取第三十三图所示之图素资料之另一激增之时序图;第三十六图描绘在第九实施例中,单一激增中可存取之更多图素资料;第三十七图描绘存取第三十六图所示之图素资料之激增之时序图;第三十八图系本发明之第十实施例之方块图;第三十九图系本发明之第十一实施例之方块图;第四十图系本发明之第十二实施例之方块图;第四十一图系本发明之第十三实施例之方块图;第四十二图至第四十七图描绘在非串接模式中之第十三实施例之操作;第四十八图描绘在串接模式中,激增起始时,第十三实施例之操作;第四十九图系本发明之第十四实施例之方块图;第五十图系本发明之第十五实施例之方块图;第五十一图系本发明之第十六实施例之方块图;第五十二图系本发明之第十七实施例之方块图;第五十三图系本发明之第十八实施例之方块图;第五十四图系本发明之第十九实施例之方块图;第五十五图系本发明之第二十实施例之方块图;第五十六图系本发明之第二十一实施例之方块图;第五十七图系本发明之第二十二实施例之方块图;第五十八图系本发明之第二十三实施例之方块图;第五十九图系本发明之第二十四实施例之方块图;第六十图系本发明之第二十五实施例之方块图;第六十一图系本发明之第二十六实施例之方块图;第六十二图,第六十三图,与第六十四图描绘使用从偶数与奇数场中之不同数量之图素,在连续场上执行之滤波操作中所存取之图素资料;第六十五图系描绘第二十六实施例中,存取至第六十二图中之图素资料之激增之时序图;第六十六图系描绘第二十六实施例中,存取至第六十四图中之图素资料之激增之时序图;第六十七图描叙先前实施例之变动;第六十八图系本发明之第二十七实施例之方块图;第六十九图系第六十八图中之位址输入单位之更详细方块图;第七十图系第六十八图中之存取计数器之更详细方块图;第七十一图系第二十七实施例之操作之时序图,显示串接输入与输出;第七十二图描绘第二十七实施例中之记忆体阵列由场资料所占之情形;第七十三图与第七十四图描绘由第二十七实施例所进行之连续激增存取;第七十五图描绘接收由第二十七实施例所输出之资料之电路;第七十六图描绘第二十七实施例中之记忆体装置之串接;第七十七图系描绘本发明之第二十八实施例之方块图;第七十八图系描绘第二十八实施例之操作时序图;第七十九图系描绘本发明之第二十九实施例之方块图;第八十图系描绘本发明之第三十实施例之方块图;第八十一图系描绘本发明之第三十一实施例之方块图;第八十二图系描绘第三十一实施例之操作时序图;第八十三图系描绘本发明之第三十二实施例之方块图;第八十四图显示第三十二实施例之位址暂存器,位址暂存器输出开关,往下计数器,以及方块选择单位之内部结构之例子;第八十五图显示第三十二实施例中,在单一激增中存取之资料之例子;第八十六图显示第三十二实施例中,在单一激增中存取之资料之另一例;第八十七图系描绘本发明之第三十三实施例之方块图;第八十八图系描绘本发明之第三十四实施例之方块图;第八十九图系描绘本发明之第三十五实施例之方块图;第九十图系描绘本发明之第三十六实施例之方块图;第九十一图系描绘本发明之第三十七实施例之方块图;第九十二图系描绘本发明之第三十八实施例之方块图;第九十三图系第三十八实施例之更详细方块图;第九十四图系第三十八实施例中之记忆体阵列之图示;以及第九十五图系第三十八实施例之操作时序图。 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