| 摘要 |
一种PC，XT或AT型式电脑之系统装置，具有一ISA汇流排利用位于使用添加卡之缩紧电路或PAC(142,152)而被提供有动态32位元汇流排。每一PAC包括一状态机器(200)，其控制四个标签暂存器(210,211,212,2l3)、四个输入资料暂存器(220,221,222,223)、四个输出资料暂存器(240,241,242,243)、与一个输出多工器(250)。该四个标签暂存器系用于储存该高位元组促成信号BHEN与系统位址位元SA[1：0]配以在汇流排写入周期之际呈现于PAC之位元组、句与双句。该四个输入资料暂存器系用于储存在汇流排写入周期之际呈现于PAC之位元组、句与双句。这些位元组、句与双句被四个操纵电路(214,215,216,217)操纵至适当的位元位置，该等操纵电路由站台形式之信号CR2B2_l与一解码器对该等标签暂存器之输出解码结果的输出所控制。该四个输出资料暂存器系用于储存由一编码器(234)所接收之该四个输入资料暂存器的输出。该输出多工器系用于选择输出暂存器之一的输出。就AT型之站台而言，被缩紧成用于输出之32位元双句的相邻位元组数量达到四个。该等PAC亦与具有EISA或PCI汇流排之电脑相容，在32位元EISA或PCI汇流排周期之际，该输入双句被供给为该输出双句。 |
| 主权项 |
1.一种缩紧资料之装置,用于依照一位址滙流排上的位址对一记忆体之连续写入存取,包含:一标签记忆体,具有输入被耦合于该缩紧滙流排之低阶位元,并具有个别的输出以就该连续输出存取之每一提供低阶缩紧位元;一解码器,具有输入被耦合于该标签记忆体之输出、及输出以指示连续写入存取之那一位元组为有效的;一输入资料记忆体;数个操纵电路,具有资料输入被耦合于该资料滙流排、控制输入被耦合于该编码器输出、及输出被耦合于该输入资料记忆体,以由每一连续传送引导资料进入该输入资料记忆体之各别登录的位元位置;一与该输入资料记忆体不同之输出资料记忆体;一编码电路,具有输入被耦合于该输入资料记忆体之输出、及输出被耦合于该输出资料记忆体,以由该输入资料记忆体引导续进组合之资料至该输出资料记忆体之各别登录;以及一多工器,具有输入被耦合于该输出资料记忆体之输出,及输出以供给该等多工器输入的其中被选择之一。2.如申请专利范围第1项所述之装置,其中:该标签记忆体包含四个标签暂存器;该输入资料记忆体包含四个资料暂存器;该输出资料记忆体包含四个资料暂存器;以及该多工器为一4:1多工器。3.一种缩紧来自一资料滙流排之资料的装置,用于依照一位址滙流排上的位址对一记忆体作写入存取,包含:一记忆体选通信号列;一站台指定信号列;一被耦合于该位址滙流排之高阶位元之位址相邻性侦测器;一具有输入被耦合于该写入选通列、一站台指定信号列、以及该位址相邻性侦测器之输出之状态机器;一阵列之标签暂存器,具有输入被耦合于该位址滙流排之低阶位元及促成输入被耦合于该状态机器之各别第一促成输出;一具有输入被耦合于该等标签暂存器之资料输出之解码器;一阵列之操纵电路,具有资料输入被耦合于该资料滙流排及控制输入被耦合于该解码器之一输出;一阵列之输入资料暂存器,具有输入分别被耦合于该等操纵电路及促成输入被耦合于该状态机器之各别第二促成输出;一具有输入分别被耦合于该等输入资料暂存器之输出及输出提供其输入之续进有线OR之编码器;一阵列与该阵列之输入资料暂存器不同之输出资料暂存器,该等输出资料暂存器具有输入分别被耦合于该编码器之该等输出及促成输入被耦合于该状态机器之各别第三促成输出;以及一多工器,具有输入分别被耦合于该等输出资料暂存器之输出及一输出。4.一种缩紧资料之方法,用于一第一记忆体之写入存取,包含下列之步骤:于第一时间由一滙流排接收数个具有一个第一宽度之第一输入资料项入一第二记忆体;将该等第一输入资料项缩紧成一个具有比该第一宽度大之宽度之第一输出资料项,该第一轮出资料项储存于一与该第二记忆体不同之第三记忆体内;将该第一输出资料项写入该第一记忆体;于一个不同于该等第一时间之第二时间出该滙流排接收数个具有一个第二宽度之第二输入资料项入该第二记忆体内;将该等第二输入资料项缩紧成一个具有比该第二宽度大之宽度的第二输出资料项,该第二输出资料项储存于该第三记忆体内,且该等第一及第二输出资料项之宽度相等;以及将该第二输出资料项写入第一记忆体内。5.一种方法,用于由一个具有宽度〝m〞之系统滙流排,经由一个具有宽度为〝n〞大于〝m〞之记忆体滙流排,在系统滙流排记忆体写入周期之际供给资料给一记忆体,包含:在一个第一系统滙流排写入周期之际于该系统滙流排上提供第一资料,该第一资料具有一个位址;将该第一资料写入一个第一暂存器之第一分段;在一个第二系统滙流排写入周期之际于该系统滙流排上提供第二资料,该第二资料具有一个位址相邻于该第一资料之位址,且该第二系统写入周期随于该第一系统滙流排写入周期之后,不致于干扰系统滙流排记忆体写入周期;将该第二资料写入该第二暂存器之第二段;将该等第一与第二暂存器之输出在随于该第二资料写入步骤之后合并入宽度至少为〝n〞之一第三暂存器,该第三暂存器系不同于该等第一与第二暂存器;以及经该记忆体滙流排将经合并之输出自该第三暂存器移送至该记忆体。图式简单说明:第一图为包括ISA滙流排之电脑系统的示意方块图;第二图为一滙流排控制器之示意图;第三图为说明第二图之滙流排控制器作业的图示;以及第四图为第二图滙流排控制器的状态机器之状态图。 |
