| 主权项 |
/AIT{1.一种半导体装置,具备}/ait{形成于半导体基板(1)表面上之第1导电型第1杂质领域(11a3);}/ait{与前述第1杂质领域隔一间隔而形成于前述表面上之第2导电型第2杂质领域(10a2);}/ait{形成于前述表面上,具有通达前述第1暨第2杂质领域之第1暨第2接触孔(15a,17a)之绝缘层(I2);以及}/ait{含有:经由前述第1暨第2接触孔而与前述第1暨第2杂质领域电气连接,分别覆盖前述第1暨第2接触孔内底部及侧部,而与前述第1暨第2杂质领域连接之一层非金属性导电膜(18),以及不与该非金属性导电膜之前述第1暨第2接触孔内底部表面连接而与前述非金属性导电膜连接之一层金属性导电膜(13)之配线层。}/AIT{2.如申请专利范围第1项之半导体装置,其中前述金属性导电膜(13)系形成于前述绝缘层(12)上,且于前述第1暨第2接触孔(15a,17a)上具有贯通孔(13a,13c)。}/AIT{3.如申请专利范围第1项之半导体装置,其中第1暨第2绝缘层(26,26)系分别形成于位在前述第1暨第2接触孔(15a,17a)内之前述非金属性导电膜上;前述金属性导电膜25a系延伸于前述述缘层(12)上以及第1暨第2绝缘层上。}/AIT{4.一种半导体装置,具备:}/ait{形成于半导体基板(1)主表面上之第1导电型杂质领域(11a3);}/ait{与前述第1杂质领域隔一间隔而形成于前述主表面上之第2导电型第2杂质领域;}/ait{经由含金属导电膜所构成第1暨第2接触部(40,42)分别与前述第1暨第2杂质领域连接之第1暨第2导体部(18);以及}/ait{含有:经由不含金属导电膜所构成第1暨第2接触部(40,42)分别与第1暨第2杂质领域连接之导体部(18),以及不与位在含金属导电膜所构成前述第1暨第2接触部正上方之前述第1暨第2导体部一部份表面连接而经由前述第1暨第2导体部与前述第1暨第2杂质领域电气连接之第3导体部(13)之配线。}/AIT{5.如申请专利范围第4项之半导体装置,其中前述第3导体部于前述第1暨第2导体部一部份表面上具有开口(13a,13c)。}/AIT{6.如申请专利范围第5项之半导体装置,其中前述主表面上形成具有通达前述第1暨第2接触孔(15a,17a)之层间绝缘层;}/ait{前述第1暨第2导体部系形成于前述第1暨第2接触孔内,并且分别具有延伸于前述第1暨第2接触孔之侧壁上之第1暨第2延伸部;且}/ait{前述第3导体部系形成于前述层间绝缘膜上,于前述第1暨第2接触孔上具有开口,与前述第1暨第2延伸部连接。}/AIT{7.如申请专利范围第4项之半导体装置,其中将用以提高该第1暨第2导体部之导电性之杂质导入于前述第1暨第2导体部;且}/ait{经介用以防止前述杂质为前述第3导体部所吸收之杂质扩散防止膜(26),将前述第3导体部设于前述第1暨第2导体部一部份表面上。}/AIT{8.如申请专利范围第7项之半导体装置,其中于前述主表面上形成具有通达第1暨第2杂质领域之第1暨第2接触孔之层间绝缘膜;}/ait{前述第1暨第2导体部(18,18)分别形成于前述第1暨第2接触孔内,且分别具有延伸于前述第1暨第2接触孔之侧壁上之第1暨第2延伸部;}/ait{前述杂质扩散防止膜系分别形成于前述第1暨第2接触孔内;且}/ait{前述第3导体部与前述第1暨第2延伸部连接。}/AIT{9.如申请专利范围第4项之半导体装置,其中前述半导体装置具备含有一对驱动器MOS电晶体、一对存取MOS电晶体及一对负荷用MOS电晶体之记忆胞;}/ait{前述驱动器MOS电晶体或前述存取MOS电晶体具有前述第1杂质领域;且}/ait{前述负荷用MOS电晶体具有前述第2杂质领域。}/AIT{10.如申请专利范围第4项之半导体装置,其中前述第1暨第2导体部含有导入用以提高导电性之杂质之多晶矽膜;且}/ait{前述第3导体部含有矽化物膜。}/AIT{11.一种半导体装置之制造方法,具备:}/ait{于半导体基板(1)主表面上隔一间隔形成第1导电型第1杂质领域(11a3)与第2导电型第2杂质领域(10a2)之程序;}/ait{于前述主表面上形成由不含金属导电膜所构成第1暨第2导体部(18)而使其经介第1暨第2接触部(40,42)分别与前述第1暨第2杂质领域连接之程序;以及}/ait{于前述主表面上形成含金属导电膜所构成第3导体部(13),使其不与位在前述第1暨第2接触部正上方之前述第1暨第2导体部之一部份表面连接,而经由前述第1暨第2导体部与前述第1暨第2杂质领域电气连接之程序。}/AIT{12.如申请专利范围第11项之半导体装置之制造方法,其中前述第3导体部(13)之形成制程含有于前述主表面上形成层间绝缘膜(12)之程序;}/ait{于前述层间绝缘膜上形成含有前述金属之导电膜(13)之程序;以及}/ait{形成贯穿含前述金属之导电膜与前述层间绝缘膜而分别通达前述第1暨第2杂质领域之第1暨第2接触孔(15a,17a);}/ait{而前述第1暨第2导体部(18)之形成制程则含有形成前述第1暨第2导体部(18),使其自前述第1暨第2接触孔内延伸在前述第3导体部上而与前述第3导体部电气连接之程序。}/AIT{13.如申请专利范围第11项之半导体装置之制造方法,其中前述第1暨第2导体部之形成制程含有}/ait{于前述主表面上形成层间绝缘膜之程序;}/ait{于前述层间绝缘膜上形成通达前述第1暨第2杂质领域之第1暨第2接触孔之程序;}/ait{于前述第1暨第2接触孔内形成前述第1暨第2导体部之程序;}/ait{分别将第1导电型杂质与第2导电型杂质导入前述第1暨第2导体部之程序;以及}/ait{于前一部份表面上形成杂质扩散防止膜以防止前述杂质自前述第1暨第2导体部为前述第3导体部所吸收之程序;}/ait{前述第3导体部之形成制程含有形成前述第3导体部于前述层间绝缘膜上而使其与前述第1暨第2导体部电气连接之程序。}/AIT{14.如申请专利范围第13项之半导体装置之制造方法,其中前述第1暨第2导体部含有多晶矽膜并延伸在前述层间绝缘膜上;}/ait{前述第3导体部之形成制程含有}/ait{形成金属膜,使其覆盖前述第1暨第2导体部以及前述杂质扩散防止膜之程序;以及}/ait{对前述金属膜施以热处理,而使不被前述杂质扩散防止膜覆盖之前述第1暨第2导体部表面矽化,以形成前述第3导体部之程序。}/tt第一图系本发明实施形态1中SRAM之剖视图。第二图-第六图系显示第一图所示SRAM制程特征之第1-5程序之剖视图。第七图系显示本发明电施形态2中SRAM剖视图。第八图-第十二图系显示第七图所示SMAM制程特征之第1-5程序之剖视图。第十三图系显示本发明电施形态3中SRAM之剖视图。第十四图-第十九图系显示第十三图所示SRAM制程特征之第1-6程序之剖视图。第二十图系显示本发明实施形态4中SMAM之剖视图。第二十一图-第二十三图系显示第二十图所示SRAM制程特征之第1-3程序之剖视图。第二十四图系显示本发明实施形态5中SRAM之剖视图。第二十五图-第二十八图系显示第二十四图所示SRAM制程特征之第1-4程序之剖视图。第二十九图系显示本发明实施形态6中SRAM之剖视图。第三十图-第三十二图系显示第二十九图所示SRAM制程持徵的第1-3程序之剖视图。第三十三图系显示本发明实施形态7中SRAM之剖视图。第三十四图-第三十八图系显示第三十三图所示SRAM制程特征之第1-5程序之剖视图。第三十九图系显示本发明实施形态8中SRAM之剖视图。第四十图-第四十二图系显示第三十九图所示SRAH制程特征之第1-3程序之剖视图。第四十三图系显示本发明实施形态9之SRAM剖视图。第四十四图-第四十五图系显示第四十三图所示SRAM制程特征之第1及第2程序之剖视图。第四十六图系显示本发明实施形态10之SRAM剖视图。第四十七图系显示第四十六图所示SRAM制程特征之剖视图。第四十八图系显示本发明实施形态12之SRAM剖视图。第四十九图系显示第四十八图所示SRAM制程特征之剖视图。第五十图系显示本发明实施形态13之SRAM剖视图。第五十一图及第五十二图系显示第五十图所示SMAM制程特征之第1及第2程序之剖视图。第五十三图系显示本发明实施形态14之SRAM剖视图。第五十四图系显示第五十三图所示SRAM制程特征之剖视图。第五十五图系显示本发明实施形态15之SRAM剖视图。第五十六图与五十七图系显示第五十五图所示SRAM制程特征之第1及第2程序之剖视图。第五十八图系显示本发明实施形态16之SRAM剖视图。第五十九图系显示第五十八图所示SRAM制程特征之程序之剖视图。第六十图系显示本发明实施形态17之SRAM剖视图。第六十一图及六十二图系显示第六十图所示SRAM制程特征之第1及第2程序之剖视图。第六十三图及六十四图系显示本发明实施形态18中SRAM制程特征之第1及第2程序之剖视图。第六十五图及六十六图系显示本发明实施形态19中SRAM制程特征之第1及第2程序之剖视图。第六十七图及六十八图系显示本发明实施形态20中SRAM制程特征之第1及第2程序之剖视图。第六十九图系习知SRAM之等效电路图。第七十图系第六十九图所示SRAM之平面图。第七十一图系沿第七十图中X1-X2线之剖视图。 |
