| 主权项 |
1.一种具有多个组件之积体电路配置,其特征为:-至少一个组件被金属屏蔽结构包围,-此屏蔽结构包含横向屏蔽元件(Ala与Alb),一个上部屏蔽元件(A2a),以及一个下部水平屏蔽元件(A2b)。2.一种具有多个组件之积体电路配置,其特征为:-至少一个组件被金属屏蔽结构所包围,-此屏蔽结构之作用如同法拉弟笼。3.一种具有多个组件之积体电路配置,其特征为:-至少一个组件是由一个金属屏蔽结构包围,-此屏蔽结构可一部份在组件制造的过程中制成,一部份则在组件制造后被制成。4.一种具有多个组件之积体电路配置,其特征为:-至少一个组件被一个金属屏蔽结构所包围,-此屏蔽结构能够由一个低温度熔点的金属,例如锡所制成。5.如申请专利范围第1至第4项中任一项之积体电路配置,其中至少组件中之一个是属于含有下述元件之族群(group);双极性电晶体,GaAs电晶体,HEMT,MESFET,HBT,闸流体,CMOS逻辑,双极性逻辑,ECL。6.如申请专利范围第1至第4项中任一项之积体电路配置,其中各组件互相配置成相邻以及互相上下配置着。7.如申请专利范围第6项之积体电路配置,其中-包含组件的基片被安置成一个在一个之上的堆叠,-由屏蔽结构所包围之每一个组件是藉由一个绝缘层将其与屏蔽结构隔离,-屏蔽结构包含各个基片中的横向屏蔽元件(Ala及Alb)以及在相邻基片之间的水平屏蔽元件(A2a及A2b),-横向屏蔽元件(Ala及Alb)以及水平屏蔽元件(A2a与A2b)被绝缘区域所中断,-包围组件之接触区(K1及K2)以及导电连结(E)之区域之区域是属于绝缘区域,其中断了横向屏蔽元件(A1a与A1b)以及水平屏蔽元件(A2a与A2)。8.如申请专利范围第7项之积体电路配置,其中水平屏蔽元件A2a与A2b)以及包含在基片中之组件之接触区(K1与K2)之部份是设置在每一个基片的两个表面。9.如申请专利范围第7项之积体电路配置,其中绝缘区域包围在基片之各组件之间的导电连结(E),此绝缘区域包含金属间之氧化物。10.如申请专利范围第7项之积体电路配置,其中绝缘区域包围不同基片之各组件之间的接触区(K1与K2),此种绝缘区域是间隙。11.如申请专利范围第9项之积体电路配置,其中-组件之切换结构是和每一个基片的一个表面相邻,止种结构藉由金属间氧化物而彼此绝缘,-基片一部份中的一层是与相对的表面相邻接。-位于基片的一部份之中且与相对的表面相邻接之此种层,其如果不是绝缘,则其表面为一绝缘层所覆盖。12.如申请专利范围第7项之积体电路配置,其中横向屏蔽元件(A1a与A1b)包含由两种金属构成的合金,在处理温度时其中一种为液体,另一种为固体,而固体成份熔解于液体成份中,此导致此混合物的硬化。13.如申请专利范围第7项之积体电路配置,其中至少一个水平屏蔽元件(A2a或A2b)以及在不同基片组件之间的至少一个接触区(K1或K2)包含两种金属成份构成的一种合金以便在邻的基片之间形成一个固定的连接,而在处理温度时,其中之一为液体,另一个是固体,而固体成份熔解于液体成份中,此导致混合物的硬化。14.如申请专利范围第12项之积体电路配置,其中至少一个水平屏蔽元件(A2a或A2b)以及在不同基片组件之间的至少一个接触区(K1或K2)包含两种金属成份构成的一种合金以便在邻的基片之间形成一个固定的连接,而在处理温度时,其中之一为液体,另一个是固体,而固体成份熔解于液体成份中,此导致混合物的硬化。15.一种具有多个组件之积体电路配置之制造方法,其特征为:-至少一个组件被金属屏蔽结构所包围,-横向屏蔽元件(A1a与A1b)上部屏蔽元件(A2a),以及下部水平屏蔽元件(A2b)是用于屏蔽结构而被制造。16.一种具有多个组件之积体电路配置之制造方法,其特征为:-至少一个组件被金属屏蔽结构所包围,-制造屏蔽结构,使其运作如法拉第笼。17.一种具有多个组件之积体电路配置之制造方法,其特征为:-至少一个组件被金属屏蔽结构所包围,-在至少大多数组件被制造之后才制造屏蔽结构。18.一种具有多个组件之积体电路配置之制造方法,其特征为:-至少一个组件被金属屏蔽结构所包围,-屏蔽结构可以由一个具有一低温度熔点的金属来制成,例如锡。19.一种积体电路配置之制造方法,此积体电路配置是指申请专利范围第8及第10项中所述者,本方法之特征为:造方法,其中-基片的一个上部表面为一个金属层所覆盖;-一个上部水平屏蔽元件(A2a)是由金属层产生,其方式是藉由蚀刻去掉接触区(K1)之接触区域周围金属层之一部份来达成,所造成的结果是接触区(K1)与金属层的其余部份之间呈现电性绝缘,-基片的上部被黏结至一个承载体;-基片是由下面研磨而变薄;-第一凹陷(VI)与第二凹陷(V2)是产生于基片的下部表面,此等凹陷的侧壁以及基片的下部表面设有绝缘层(I);-第二凹陷(V2)甚至达到该基片之内的接触区(K2),-第一凹陷(V1)与第二凹陷(V2)以及基片之下部表面用金属填人或以金属作衬垫,-藉由以金属来作衬垫或填入第二凹陷(V2),则组件的接触(K2)可连通至表面,-藉由以金属来作衬垫或填入第一凹陷(V1),具除了在中断处之外,这些组件完全被金属层横向包围着,并产生一个下部之横向屏蔽元件(Alb),-横向屏蔽元件(A1a与A1b)之金属层之中断,至少形成于基片之各元件之间的电连结(E)区域中,因此避免了该金属层与该电连结(E)之间的电性接触,-以金属作衬垫之基片的下部表面是在接触区(K2)的接触区域周围被蚀刻去除,而且很准确的到达基片绝缘区域所在之深度。20.如申请专利范围第19项之方法,其中上部凹陷(V'或V")是在基片的上表面被一层金属层覆盖之前产生。21.如申请专利范围第20项之方法,其中-上部凹陷(V')横向包围一个组件,-上部凹陷(V')是在导电连结(E)之上被中断,-上部凹陷(V')并未到达基片的导电区域,-第一凹陷(V1)是和上部凹陷(V')相接触。22.如申请专利范围第20项之方法,其中-上部凹陷(V")横向围绕一个组件,-上部凹陷(V")延伸到达导电连结(E)之上,并向下到达导电连结(E),-上部凹陷(V")设有一个绝缘层,-第一凹陷(V1)是与上层凹陷(V")相接触。23.如申请专利范围第15至第22项中任一项之方法,其中在第一凹陷(V1)与第二凹陷(V2)与上部凹陷(V")以金属填入或作衬垫之前且在基体的表面被金属覆盖之前,在金属即将随后被涂布之处涂布另一层,此层用作对金属提供更佳的附着力且防止金属扩散至接触区(K1,K2)。24.如申请专利范围第15至第22项中任一项之方法,其中-基片以固定连结的方式而形成一个堆叠,-第二凹陷(V2)及/或接触区(K1)配置成使基片中的第二凹陷(V2)及/或接触区(K1)能与相邻基片中被指定的第二凹陷(V2)及/或接触区(K1)相接触,以上发生于当基片结合在一起以形成一个堆垒时。25.如申请专利范围第23项之方法,其中-基片以固定连结的方式而形成一个堆叠,-第二凹陷(V2)及/或接触区(K1)配置成使基片中的第二凹陷(V2)及/或接触区(K1)能与相邻基片中被指定的第二凹陷(V2)及/或接触区(K1)相接触,以上发生于当基片结合在一起以形成一个堆垒时。26.如申请专利范围第24项之方法,其中-相邻之二基片之表面之金属须被选择为不同,其目的是将这些基片连结起来;-相邻之二基片之表面之由不同金属构成的合金的熔点温度高于至少其中一种金属的熔点温度,-相邻基片藉由加热至低于合金熔点之温度而连接,在此温度时其中一种金属是固定而另一种金属是液体,其结果是这些金属混合在一起,这样会由于合金较高的熔点温度而使这些金属硬化。图式简单说明:第一图显示第一基片横截面的详细内容,在其上层定位了一个具有上接触区与下接触区以及导电性连结区的组件,其被此上层之一个第一横向屏蔽组件所包围,而上层由于导电性连结区而被中断。第二图显示第一基片,在其上层表涂布一个辅助层以及一个上层水平屏蔽元件。第三图显示一个第二基片,在其上层定位了一个具有上接触区以及下接触区以及导电性述结区的组件,导电性连接区被上层之一个凹陷所包围,而上层由于通过导电性连结区而被中断。第四图显示第二基片,在其上表面涂布一个辅助层,并产生了一个上部水平屏蔽元件以及一个第一横向屏蔽元件。第五图显示一个第三基片,在其上层定位了一个具有上接触区及下接触区及导电性连结区的组件,导电性连接区被具有一个绝缘层的凹陷所包围。第六图显示第一基片,其因为从下研磨而变薄,而凹陷由下表面产生,此凹陷一方面在上层与第一横向屏蔽元件相接,而另方面与组件的下接触区相接,这些凹陷的侧壁以及基片的一表层具有一个绝缘层。第七图显示第一基片,在其下表面涂布了一个辅助层以及一个下层屏蔽元件。第八图显示两个基片,一个安置在另一个之上,并相互连结。 |
