Self-amplifying DRAM gain cell and process of its manufacture

摘要

Die DRAM-Zellenanordnung umfaßt pro Speicherzelle drei Transistoren, von denen mindestens einer als vertikaler Transistor ausgebildet ist. Die Transistoren können an Flanken von ersten Gräben und zweiten Gräben ausgebildet sein, wobei schreibende Wortleitungen entlang erster Flanken der ersten Gräben, auslesende Wortleitungen entlang erster Flanken der zweiten Gräben und Bitleitungen (B) oberhalb und quer zu den Wortleitungen verlaufen, und dritte erste Source/Drain-Gebiete (3S/D1) und erste zweite Source/Drain-Gebiete (1S/D2) sowie dritte zweite Source/Drain-Gebiete (3S/D2) und zweite zweite Source/Drain-Gebiete (2S/D2) zusammenfallen. <IMAGE>