| 主权项 |
1.一种半导体记忆阵列,包括:一基底;复数记忆胞场效电晶体,形成于该基底上且排列成电晶体行列,各电晶体具有一通道区,插入于汲极及源极区之间且覆盖一控制闸极区;复数第一扩散延伸区,形成于连接各行电晶体的汲极区的该基底内;复数第二扩散延伸区,形成于连接各行电晶体的源极区的该基底内;及复数延伸导线,形成于连接各列电晶体的控制闸极区的该基底内。2.如申请专利范围第1项所述的半导体记忆阵列,其中,各记忆胞场效电晶体更具有一浮置闸极区,至少形成于各电晶体的通道区一第一部分,并以一第一绝缘层彼此分离。3.如申请专利范围第2项所述的半导体记忆阵列,其中,各记忆胞场效电晶体的控制闸极区具有一第一部分,形成于各电晶体的通道区一第二部分上方,并以一第二绝缘层彼此分离。4.如申请专利范围第3项所述的半导体记忆阵列,其中,各记忆胞场效电晶体的控制闸极区具有一第二部分,形成于各电晶体的浮置闸极上方,并以一第三绝缘层彼此分离。5.如申请专利范围第4项所述的半导体记忆阵列,其中,该第一、第二、第三绝缘层包含下列材之一:氧化物,氮化物,氮氧化物,及氧化物、氮化物、氮氧化物的混合物。6.如申请专利范围第3项所述的半导体记忆阵列,其中,各电晶体的通道区第一及第二部分彼此相邻。7.如申请专利范围第1项所述的半导体记忆阵列,其中,该些第二扩散延伸区连接相邻行的电晶体的源极区。8.如申请专利范围第1项所述的半导体记忆阵列,其中,该些电晶体的汲极区形成该些第一扩散延伸区的部分,其中,该些电晶体的源极区形成该些第二扩散延伸区的部分,且其中,该些电晶体的控制闸极区形成该些延伸导线的部分。9.如申请专利范围第8项所述的半导体记忆阵列,其中,该些延伸导线包括下列材料之一:复晶矽,耐火金属,矽化物,及复晶矽、耐火金属、矽化物的组合。10.一种形成一对相邻记忆胞场效电晶体的方法,包括:形成一对浮置闸极条于一基底上方,该对浮置闸极条以一第一绝缘层与该基底隔离,该对浮置闸极条在一第一方向彼此间隔,且该对浮置闸极条各自延伸于一与该第一方向正交的第二方向;至少形成一第一扩散延伸区,沿着该第二方向延伸于该基底内该对浮置闸极条之间;形成一对第二扩散延伸区,沿着该第二方向及在该浮置闸极与该第一扩散延伸区侧的相反侧,延伸于该基底内;以及形成一延伸导线,沿着该第二方向延伸于该基底及该对浮置闸极条之部分的上方,并以一第二绝缘层彼此分离。11.如申请专利范围第10项所述的方法,其中,形成该对浮置闸极条之一的步骤包括:提供一基底;形成一第一氧化层于该基底上;形成一第一复晶矽层于该第一氧化层上方;形成一二氧化矽层于该第一复晶矽层上方;放置预定尺寸及形状之一罩幕于该二氧化矽层上方;去除该二氧化矽层之未罩幕部分;去除该第一复晶矽层之未罩幕部分之一预定数量;去除该罩幕;沈积一预定数量之第二复晶矽层于二氧化矽层及该第一复晶矽层上方;以及去除该第一及第二复晶矽层之一预定数量。12.如申请专利范围第10项所述的方法,其中,形成该第一扩散延伸区的步骤包括:罩幕该对浮置闸极条及该基底之至少一部分,除了延伸于该对浮置闸极条之间的一第一延伸区以外;以及植入离子于该对浮置闸极条之间的第一延伸区,藉以形成该第一扩散延伸区。13.如申请专利范围第10项所述的方法,其中,形成该对第二扩散延伸区的步骤包括:沈积一复晶矽层于该对浮置闸极条及该第一扩散延伸区上方;蚀刻该复晶矽层一预定数量,藉以在距离该浮置闸极一预定距离处形成侧壁,其位于该第一扩散延伸区侧之相反侧;以及植入离子于该基底,藉以在该第一及第二扩散延伸区形成掺杂区。14.如申请专利范围第10项所述的方法,其中,形成该延伸导线的步骤包括:形成一第二氧化层于该基底上之该第一及第二扩散延伸区上方及该些氧化岛上方;形成一第二复晶矽层于该第二氧化层上方;以及定义该第二复晶矽层以形成该延伸导线,其延伸至该第一及第二扩散延伸区上方及该些氧化岛上方。15.如申请专利范围第10项所述的方法,更具有一去除该浮置闸极条之最后步骤,其未覆盖该延伸导线。16.一种形成一半导体装置之一闸极之方法,包括:(a)提供一基底;(b)形成一第一绝缘层于该基底上;(c)形成一第一电极层于该第一绝缘层上方;(d)形成一第二绝缘层于该第一电极层上方;(e)放置一预定寸寸及形状的罩幕于该第二绝缘层上方;(f)自该第二绝缘层之未罩幕部分去除该绝缘材料;(g)自该第一电极层之未罩幕部分去除一预定数量之电极材料;(h)去除该罩幕;(i)沈积一预定厚度的第二电极层于该第二绝缘层上方及四周及于该第一电极层上方;以及(j)去除该第二电极层之一预定数量。17.如申请专利范围第16项所述的方法,其中,该基底系矽。18.如申请专利范围第16项所述的方法,其中,该第一及第二绝缘材料包括下列材料之一:二氧化矽,氮化矽,氮氧化矽,及其组合。19.如申请专利范围第16项所述的方法,其中,该电极材料包括下列材料之一:复晶矽,非晶矽,锗矽合金,耐火金属,矽化物,及其组合。20.如申请专利范围第16项所述的方法,在该(g)步骤中,自该第一电极属之未罩幕部分去除之该预定数量之电极材料,其厚度介于零厚度及全厚度之间。21.如申请专利范围第16项所述的方法,在该(j)步骤中,该预定数量之第二电极层系去除以形成侧壁于该第二绝缘层两侧。22.如申请专利范围第21项所述的方法,其中,该预定数量之第一电极层系该第一电极层之全厚度。23.如申请专利范围第16项所述的方法,更包括一去除一预定高度之该第二绝缘层,藉以露出该闸极之步骤。24.如申请专利范围第16项所述的方法,更包括一氧化步骤,藉以整形该闸极的侧边。25.如申请专利范围第16项所述的方法,其中,一乾式蚀刻法系用以去除一绝缘属之绝缘材料。26.如申请专利范围第16项所述的方法,其中,一乾式蚀刻法系用以去除一电极层之电极材料。27.如申请专利范围第16项所述的方法,在该步骤(j)中,一预定数量之该第一电极层之电极材料系去除。图式简单说明:第一图系习知EEPROM记忆阵列电路的方块示意图,其具有定址记忆阵列电路及在其上执行记忆动作之相关电路,其中,该记忆阵列之方向系用以示意;第二图系第一图习知EEPROM记忆阵列电路的结构示意图;第三图系第一图习知EEPROM记忆阵列电路的俯视图;第四图系本发明实施例之EEPROM记忆阵列电路的结构示意图;第五图系本发明实施例之EEPROM记忆阵列电路的俯视图;第六图系本发明实施例之EEPROM记忆阵列电路的方块示意图,其具有定址记忆阵列电路及在其上执行记忆动作之相关电路,其中,该记忆阵列之方向系用以示意;第七图A-第七图G系具有尖注入边缘之浮置闸极的制程剖面图,其中,该边缘加强电子隧通并降低操作电压;以及第八图A-第八图F系本发明实施例之记忆阵列电路之相邻记忆胞对的制程剖面图。 |
