| 主权项 |
1.一种积体电路(IC),包括:一矽基片;一介电质层,形成在该基片上;一终端金属层(TML),形成在该介电质层上,该介电质层和终端金属层形成晶粒活性区。其中,该终端金属层具有于其内形成的多数个具间隔的闩锁结构。该多数个闩锁结构之间为电绝缘,各闩锁结构被形成在该晶粒活性区之外部;以及一钝化层,附着在该闩锁结构。2.如申请专利范围第1项之积体电路,其中该终端金属层包含于其内形成的保护环;该保护环围绕晶粒活性区。3.如申请专利范围第1项之积体电路,其中该闩锁结构包含多数表面,该钝化区附着在该多数表面。4.如申请专利范围第1项之积体电路,其中该闩锁结构包含互相间隔之区段。5.如申请专利范围第1项之积体电路,其中该闩锁结构藉由将终端金属层图样化与蚀刻而形成。6.如申请专利范围第4项之积体电路,其中各段之宽度大于将二相邻段分离之间隔。7.如申请专利范围第4项之积体电路,其中该段为互相平行。8.如申请专利范围第4项之积体电路,其中各段平行于该保护环。9.如申请专利范围第1项之积体电路,其中该钝化层包含一层矽氮化物和聚醯胺。10.一种形成封装电脑晶片之方法,包括下列步骤:藉由多数装置层和互相连接层之沈积于矽基片上而形成多数电子电路,该互相连接层包含终端金属层:由该终端金属层形成保护环,该保护环围绕晶粒活性区;形成多数相间隔的闩锁结构,该具间隔的闩锁结构之间为电绝缘,该具间隔的闩锁结构被保护环封闭并配置在晶粒活性区外部;以及沈积该钝化层至具间隔的闩锁结构和保护环上。11.一种积体电路(IC),包括:一矽基片;一介电质层,形成在该基片上;一终端金属层(TML),形成在该介电质层上,该终端金属层于其内形成多数个相间隔的闩锁结构。各闩锁结构被形成在该晶粒活性区之外部,并位于接近积体电路之边缘;一钝化层,附着在该闩锁结构;以及各闩锁结构被耦合至电压供应器,该电压供应器为积体电路的Vss 或Vcc 其中之一。12.如申请专利范围第11项之积体电路,其中该终端金属层包含于其内形成的保护环;该保护环围绕形成于介电质层内的晶粒活性区。13.如申请专利范围第11项之积体电路,其中该闩锁结构被形成在晶粒活性区的外部,位在积体电路晶粒区的角落。14.如申请专利范围第11项之积体电路,其中该闩锁结构包含互相间隔之金属段。15.如申请专利范围第11项之积体电路,其中该闩锁结构藉由将终端金属层图案化与蚀刻而形成。16.如申请专利范围第14项之积体电路,其中各金属段之宽度大于将二相邻段分离之间隔。17.如申请专利范围第14项之积体电路,其中该段为互相平行。18.如申请专利范围第14项之积体电路,其中各段平行于该保护环之一侧边。19.如申请专利范围第11项之积体电路,其中该钝化层包含一层矽氮化物和聚醯胺。20.一种形成封装电脑晶片之方法,包括下列步骤:藉由多数装置层和互相连接层之沈积于矽基片上而形成多数电子电路,该互相连接层包含终端金属层;由该终端金属层形成保护环,该保护环围绕晶粒活性区;由该终端金属层形成多数相间隔的闩锁结构,各相间隔的闩锁结构被耦合至一电压供应器,该电压供应器为积体电路的Vss或Vcc其中之一;以及沈积该钝化层至具间隔的闩锁结构及保护环上。21.一种积体电路(IC),包括:一矽基片:多数个介电质层和金属层形成在该基片上,该介电质层和金属层形成晶粒活性区,该介电质层包括一终端金属层(TML)形成在终端介电质层,该终端金属层已经由此形成多数个相间隔且其间为电绝缘的闩锁结构,各闩锁结构形成在晶粒活性区的外部,以及;一钝化层,附着在该闩锁结构。22.如申请专利范围第21项之积体电路,其中该终端金属层包含由此形成的保护环;该保护环围绕晶粒活性区。23.如申请专利范围第21项之积体电路,其中该该闩锁结构被形成在晶粒活性区的外部,位在积体电路晶粒区的角落。24.如申请专利范围第21项之积体电路,其中该闩锁结构包含互相间隔之区段。25.如申请专利范围第21项之积体电路,其中该闩锁结构藉由将终端金属层图样化与蚀刻而形成。26.如申请专利范围第24项之积体电路,其中各段之宽度大于将二相邻区段分离之间隔。27.如申请专利范围第24项之积体电路,其中该段为互相平行。28.如申请专利范围第24项之积体电路,其中各段平行于该保护环之一侧。29.如申请专利范围第21项之积体电路,其中该钝化层包含一层矽氮化物和聚醯胺。图式简单说明:第一图显现经由半导导体晶圆的横剖面图;第二图a、第二图b和第二图c解释第一图中经由半导体晶圆的横剖面图展现各种不同的钝化层和终端金属层剥离类型;第三图解释经由具有多数由此形成并由锯开处理分离的电脑晶片之半导体晶圆的横剖面图;第四图解释藉由切割锯开处理形成的晶圆而所形成分离的4个晶片晶粒的上视图;第五图解释如本发明之积体电路较佳具体实施例的上视图;第六图解释如本发明具有闩锁结构之积体电路较佳具体实施例的简化上视图和侧视图;第七图显现如本发明之积体电路经由顶端部份的横剖面图;第八图解释包含4 片相邻晶片之部份晶圆的上视图;第九图解释如本发明具有多数能量吸收结构之积体电路的上视图;第十图解释如本发明具有肘钉结构之积体电路的横剖面图;第十一图解释如本发明具有一保护环和分段肘钉结构之积体电路较佳具体实施例的上视图;第十二图解释如本发明具有三保护环之积体电路较佳具体实施例的上视图。 |
