| 摘要 |
<p>La présente invention concerne un procédé de récupération d'horloge lors de l'échantillonnage de signaux de type numérique, l'horloge étant générée à partir d'une boucle un verrouillage de phase ou PLL (1) qui multiplie une fréquence donnée par un nombre entier. Ce procédé comporte une étape de comparaison de la position relative des signaux par rapport à l'horloge de manière à déterminer si un type de transitions choisi de l'horloge est en phase avec le même type de transitions de signaux, en élaborant (6) sur une période de l'horloge plusieurs zones, une zone correspondant au type de transitions choisi, en analysant (5) les transitions des signaux par rapport aux transitions montante et descendante de l'horloge, en accumulant dans la zone correspondante les résultats d'analyse et, en déterminant (10,9) en fonction des accumulations si une modification au non de la fréquence et/ou de la phase de l'horloge d'échantillonnage doit être réalisée. Ce procédé s'applique aux signaux issus des cartes graphiques.</p> |
