| 主权项 |
1.一种半导体结构,包含:一基材,包含一第一面;一连续嵌置氧化物层,其设置于基材内部之第一深度及第二深度,其中第一深度与第二深度不相等;一第一凹槽,介于第一面与第一深度之嵌置氧化物层间;以及一第二凹槽,介于第一面与第二深度之嵌置氧化物层间。2.如申请专利范围第1项之半导体结构,其中第一凹槽包括至少二段。3.如申请专利范围第1项之半导体结构,其中第一凹槽未接触嵌置氧化物层,以及其中第二凹槽未接触嵌置氧化物层。4.如申请专利范围第1项之半导体结构,其中第一凹槽接触嵌置氧化物层,其中第一凹槽电隔离基材内部第一区与基材内部第二区,以及其中第二凹槽未接触嵌置氧化物层。5.如申请专利范围第4项之半导体结构,其中第一区包括第一半导体装置,以及其中第二区包括第二半导体装置。6.如申请专利范围第1项之半导体结构,其中第一凹槽接触嵌置氧化物层,其中第二凹槽接触嵌置氧化物层,其中第一凹槽电隔离基材内部之第一区与基材内部之第二区,以及其中第二凹槽电隔离基材内部之第二区与基材内部之第三区。7.如申请专利范围第6项之半导体结构,其中第一区包括一第一半导体装置,其中第二区包括一第二半导体装置,以及其中第三区包括一第三半导体装置。8.如申请专利范围第7项之半导体结构,其中第二半导体装置为全然耗尽之FET。9.如申请专利范围第7项之半导体结构,其中第二半导体装置为部分耗尽之FET。10.如申请专利范围第7项之半导体结构,其中第一半导体装置为全然耗尽之FET,及其中第二半导体装置为部分耗尽之FET。11.如申请专利范围第7项之半导体结构,其中第二半导体装置为FET。12.如申请专利范围第7项之半导体结构,其中第二半导体装置为垂直二极体。13.如申请专利范围第7项之半导体结构,其中第二半导体装置为电阻器结构。14.如申请专利范围第7项之半导体结构,其中第二半导体装置为解除耦合电容器。15.如申请专利范围第7项之半导体结构,其中第二半导体装置为双极性电晶体。16.如申请专利范围第7项之半导体结构,其中第二半导体装置为厚氧化物装置。17.如申请专利范围第7项之半导体结构,其中第二半导体装置为多晶矽边界二极体结构。18.一种半导体结构,包含:一基材,其包含一第一面;一连续嵌置氧化物层,设置于基材内部之第一深度及第二深度;单阶浅凹槽隔离区,其接触第一深度及嵌置氧化物层,用以隔离形成于第一深度与第一面间之装置;以及双阶浅凹槽隔离区,选择性接触于第二深度之嵌置氧化物层,用以隔离一组形成于第二深度与第一面间之装置,其中该组装置包括至少一装置。19.一种半导体结构,包含:一基材,包含一第一面;一连续深度改变的嵌置氧化物层,位于基材内部;一第一凹槽,介于第一面与嵌置氧化物层间;以及一外部凹槽,位于基材内部,其中基材内部之第一区系藉外部凹槽,第一凹槽及嵌置氧化物层电隔离,其中外部凹槽系位于第一区外部且作为第一区一边之边界,其中外部凹槽接触嵌置氧化物层之一端面,及其中第一区系与基材内部之第二区电隔离。20.如申请专利范围第19项之半导体结构,其中外部凹槽包括至少二段。21.如申请专利范围第19项之半导体结构,其中第一区包括第一半导体装置及其中第二区包括一本体半导体装置。22.如申请专利范围第21项之半导体结构,其中该本体半导体装置为FET。23.一种形成一半导体结构之方法,包含下列步骤:提供一包含一第一面之基材;提供一连续嵌置氧化物层,其设置于基材内部之第一深度及第二深度,其中第一深度与第二深度不相等;以及形成于第一凹槽及第二凹槽,其中第一凹槽系位在第一面与于第一深度之嵌置氧化物层间,以及其中第二凹槽系位于第一面与位于第二深度之嵌置氧化物层间。24.如申请专利范围第23项之方法,其中第一凹槽包括至少二段。25.如申请专利范围第23项之方法,其中第一凹槽未接触嵌置氧化物层,以及其中第二凹槽未接触嵌置氧化物层。26.如申请专利范围第23项之方法,其中第一凹槽接触嵌置氧化物层,其中第一凹槽电隔离基材内部第一区与基材内部第二区,以及其中第二凹槽未接触嵌置氧化物层。27.如申请专利范围第26项之方法,其进一步包含形成一第一半导体装置于第一区及一第二半导体装置于第二区。28.如申请专利范围第23项之方法,其中第一凹槽接触嵌置氧化物层,其中第二凹槽接触嵌置氧化物层,其中第一凹槽电隔离基材内部之第一区与基材内部之第二区,以及其中第二凹槽电隔离基材内部之第二区与基材内部之第三区。29.如申请专利范围第28项之方法,进一步包含形成一第一半导体装置于第一区,一第二半导体装置于第二区,及一第三半导体装置于第三区。30.如申请专利范围第23项之方法,其中形成一第一凹槽及一第二凹槽之步骤包含于第一时间间隔形成第一凹槽及于第二时间间隔形成第二凹槽,及其中第一时间间隔及第二时间隔并未重叠。31.如申请专利范围第21项之方法,其中形成一第一凹槽及一第二凹槽之步骤包括同时形成第一凹槽之一部分及第二凹槽之一部分。32.一种形成一半导体结构之方法,包含下列步骤:提供一包含一第一面之基材;形成一连续嵌置氧化物层,其设置于基材内部之第一深度及第二深度;形成单阶浅凹槽隔离区,其接触第一深度及嵌置氧化物层用以隔离形成于第一深度与第一面间之装置;以及形成双阶浅凹槽隔离区,选择性接触于第二深度之嵌置氧化物层,用以隔离一组形成于第二深度与第一面间之装置,其中该组装置包括至少一装置。33.一种形成一半导体结构之方法,包含下列步骤:提供一包含一第一面之基材;提供一连续且深度改变之嵌置氧化物层于基材内部;以及形成一第一凹槽及一外部凹槽,其中第一凹槽系位于第一面与嵌置氧化物层间,其中第一区涵盖嵌置氧化物层与第一面间之整个空间,其中外部凹槽系位在第一区外部且界限第一区之一边,其中外部凹槽接触嵌置氧化物层之一端面,及其中外部凹槽系电隔离基材内部之第一区与第二区。34.如申请专利范围第33项之方法,其中外部凹槽包括至少二段。35.如申请专利范围第33项之方法,其中第一区包括一第一半导体装置,及其中第二区包括一第二半导体装置。36.如申请专利范围第33项之方法,其中形成一第一凹槽及一外部凹槽之步骤包括于第一时间间隔形成第一凹槽及于第二时间间隔形成第二凹槽,及其中第一时间间隔及第二时间间隔并未重叠。37.如申请专利范围第33项之方法,其中形成一第一凹槽及一外部凹槽之步骤包括同时形成部分第一凹槽及部分外部凹槽。38.一种半导体结构,包含:一基材,其具有一顶面;一连续嵌置氧化物层,其设置于基材内部第一深度及第二深度;一第一半导体区,其介于嵌置氧化物层之第一表面与第一深度间,其中第一半导体区接触第一表面及接触第一深度的嵌置氧化物层;一第二半导体区,其介于第一表面与嵌置氧化物层之第二深度间,其中第二半导体区接触第一表面而未接触嵌置氧化物层;一于顶面上之闸结构,位于第一半导体区及第二半导体区中间横向方向位置;以及一第三半导体区,其介于第一表面与嵌置氧化物层间,其中第三半导体区系连续分布于第一表面与嵌置氧化物层间,以及其中第三半导体区接触嵌置氧化物层于第二深度,第一半导体区,第二半导体区及闸结构。39.如申请专利范围第38项之半导体结构,其中第一半导体区包括N+半导体材料,其中第二半导体区包括N+半导体材料,及其中第三半导体区包括P-半导体材料。40.如申请专利范围第38项之半导体结构,其中第一半导体区包括P+半导体材料,其中第二半导体区包括N+半导体材料,及其中第三半导体区包括N半导体材料。41.如申请专利范围第38项之半导体结构,其中第一半导体区包括N+半导体材料,其中第二半导体区包括P+半导体材料,及其中第三半导体区包括N半导体材料。图式简单说明:图1以流程图形式说明根据本发明形成一种包含深度变化之BOX及双深度凹槽结构之方法。图2说明根据本发明之半导体结构之剖面图,显示凹槽配置但无凹槽接触BOX。图3说明根据本发明之半导体结构之剖面图,显示凹槽配置但有一凹槽接触BOX。图4说明根据本发明之半导体结构之剖面图,显示凹槽配置但有二凹槽接触BOX。图5为根据本发明之半导体结构之剖面图,显示一种含有完全耗尽FET及部分秏尽FET之配置。图6为根据本发明之半导体结构之剖面图显示一种含有一个FET及一个垂直二极体之配置。图7为根据本发明之半导体结构之剖面图显示一种含有一个FET及一个电阻器之配置。图8为根据本发明之半导体结构之剖面图显示一种含有一个解耦合电容器之配置。图9说明根据本发明之半导体结构之剖面图,显示一外部凹槽其位在BOX与基材顶面间之空间边界。图10为根据本发明之半导体结构之剖面图,显示FET作为沿凹槽之本体装置及一深度改变的BOX。图11为根据本发明之半导体结构之剖面图,显示一种含有一个FET及厚氧化物装置之配置。图12为根据本发明之半导体结构之剖面图,显示一种含有一个多晶矽结合二极体之配置。图13为根据本发明之非对称性半导体结构之剖面图,具有一双重深度BOX及一FET。图14为根据本发明之非对称性半导体结构之剖面图,具有一双重深度BOX及一闸控横向二极体结构。图15为根据本发明之非对称性半导体结构之剖面图,具有一双重深度BOX,一闸控横向二极体结构及一垂直二极体结构。 |
