| 主权项 |
1、一种冗余码高速阵列除法器，其特征是在电路上采用式为： (1)S1j+2C1j=ri-1,j+d； rj-1,j∈{-1，0，1} dj∈{0，1} S1j∈{0，-1} c1j∈{0，1｝ (2)ri,j=s1j+c1j+1ri,j∈{-1，0，1} (其中D1=d0d1……dN为除数 Ri-1=ri-1,Ori-1,1…ri-1,N为i-1级余数输出 Ri=i,Ori,1…ri,N为i级余数输出) 的二级运算构成的冗余码与二进制混合使用的冗余码加法单元组成N行N列除法阵列，每一行冗余码加法器的输出端均接有一个商选择器，商选择器的输出端接有将冗余码表示的商直接转换成二进制商的阵列转换电路；阵列转换电路是二选一的转换单元组成；在算法上采用基-2SRT算法，商选择器以冗余码加法器运算所得余数的最高三位有效位为电路输入，逻辑判断后产生一位冗余码表示的予测商，一路送下一级冗余码加法器，使其完成一次以上一级余数和除数为操作数的加法(或减法)运算并得出余数，另一路送相应排的转换电路最低位输入端和其它各位的控制端，使最低位转换单元完成对予测商的转换，使其它各位进行一次对上一排转换单元输出的调整，将冗余码表示的商转换成二进制表示的商，第一行冗余码加法器输入的被除数、除数均为二进制，在算法上强令最高位予测商为1。 |
