| 主权项 |
1.一种快闪记忆体的结构,包括:一穿隧氧化层,其位于一基底上;一浮置闸极,其位于该穿隧氧化层上;一第一氧化层,其位于该浮置闸极上;一高介电常数介电层,其位于该第一氧化层上;一第二氧化层,其位于该高介电常数介电层上,并与该第一氧化层、该高介电常数介电层形成一介电叠层;一控制闸极,配置于该介电叠层之该第二氧化层上;以及一源/汲极区,其位于该浮置闸极两侧之该基底内。2.如申请专利范围第1项所述之快闪记忆体的结构,其中该高介电常数介电层的带隙値小于氧化矽的带隙値。3.如申请专利范围第1项所述之快闪记忆体的结构,其中该高介电常数介电层的介电常数大于8。4.如申请专利范围第1项所述之快闪记忆体的结构,其中该高介电常数介电层的材质系选自于氧化铝,氧化钇,锆氧化矽,铪氧化矽,三氧化二镧,二氧化锆,二氧化铪,五氧化二钽,氧化镨与二氧化钛所组成之族群其中之一。5.如申请专利范围第1项所述之快闪记忆体的结构,其中该高介电常数介电层的材质系选自于氧化铝,氧化钇,锆氧化矽,铪氧化矽,三氧化二镧,二氧化锆,二气化铪,五氧化二钽,氧化镨与二氧化钛所组成之混合物族群的其中之一。6.如申请专利范围第1项所述之快闪记忆体的结构,其中该高介电常数介电层系选自于氧化铝,氧化钇,锆氧化矽,铪氧化矽,三氧化二镧,二氧化锆,二气化铪,五氧化二钽,氧化镨与二氧化钛所组成的堆叠层族群其中之一。7.一种快闪记忆体的结构,包括:一穿隧氧化层,其位于一基底上;一浮置闸极,其位于该穿隧氧化层上;一第一氧化层,其位于该浮置闸极上;一高介电常数介电层,其位于该第一氧化层上,并与该第一氧化层形成一介电叠层;一控制闸极,配置于该介电叠层之该高介电常数介电层上;以及一源/汲极区,其位于该浮置闸极两侧之该基底内。8.如申请专利范围第7项所述之快闪记忆体的结构,其中该高介电常数介电层的带隙値小于氧化矽的带隙値。9.如申请专利范围第7项所述之快闪记忆体的结构,其中该高介电常数介电层的带隙値等于氧化矽的带隙値。10.如申请专利范围第7项所述之快闪记忆体的结构,其中该高介电常数介电层的材质系选自于氧化铝,氧化钇,锆氧化矽,铪氧化矽,三氧化二镧,二氧化锆,二氧化铪,五氧化二钽,氧化镨与二氧化钛所组成之族群其中之一。11.如申请专利范围第7项所述之快闪记忆体的结构,其中该高介电常数介电层的材质系选自于氧化铝,氧化钇,锆氧化矽,铪氧化矽,三氧化二镧,二氧化锆,二氧化铪,五氧化二钽,氧化镨与二氧化钛所组成之混合物族群的其中之一。12.如申请专利范围第7项所述之快闪记忆体的结构,其中该高介电常数介电层系选自于氧化铝,氧化钇,锆氧化矽,铪氧化矽,三氧化二镧,二氧化锆,二气化铪,五氧化二钽,氧化镨与二氧化钛所组成的堆叠层族群其中之一。13.一种快闪记忆体的结构,包括:一穿隧氧化层,其位于一基底上;一浮置闸极,其位于该穿隧氧化层上;一氧化铝介电层,其位于该浮置闸极上;一控制闸极,其位于该氧化铝介电层上;以及一源/汲极区,其位于该浮置闸极两侧之该基底内。图式简单说明:第1图绘示的是习知一种快闪记忆体之结构剖面图;以及第2图绘示的是依照本发明一较佳实施例一种快闪记忆体之结构剖面图。 |
