| 主权项 |
1.一种半导体元件之制造方法,至少包含下列步骤:提供一半导体基底,其表面上具有一闸氧化层(gateoxide);形成一多晶矽层于该闸氧化层上方;形成一导电层于该多晶矽层上方;形成一第一介电质层于该导电层上方;形成一第一光阻层于该第一介电质层上方,且该光阻层系用以定义一内部闸极与周边闸极位置;利用非等向性蚀刻方式蚀刻该第一光阻层、局部第一介电质层、导电层、多晶矽层与闸氧化层,用以形成一内部闸极元件与周边闸极元件;形成一第二介电质层于该内部闸极及周边闸极结构周围;形成一第三介电层于该第二介电质层上方;形成一第四介电层于该第三介电质层上方;形成一第二光阻层于该内部闸极元件之第四介电层上方;利用非等向性蚀刻方式蚀刻该周边闸极元件之第四介电质层,用以形成该周边闸极元件之第二层间隙壁;利用非等向性蚀刻方式蚀刻该周边闸极元件之三介电质层,用以形成该周边闸极元件之第一层间隙壁;移除该内部闸极元件之第二光阻层与第四介电质层;形成一第五介电质层于该内部闸极元件之第三介电质层上方;移除该周边闸极元件之第四介电质层与该闸极元件表面上方之第二介电质层;形成一第五介电质层于该周边闸极元件之第一介电质层及第三介电质层上方;形成一第三光阻层于该第五介电质层上方,且该光阻层系用以定义一内部闸极元件之位元线接触窗及周边闸极元件之位元线接触窗位置;利用非等向性蚀刻方式蚀刻第三光阻层与第五介电质层,其该内部闸极元件之二闸极间蚀刻出闸极间隙壁与半导体基底位元线接触窗(bit-line tosubstrate);及利用非等向性蚀刻方式蚀刻第三光阻层与第五介电质层,其该周边闸极元件之闸极导电层上方蚀刻出闸极位元线接触窗(bit-line to substrate)与半导体基底位元线接触窗。2.如申请专利范围第1项所述之半导体元件制造方法,其中上述之导电层至少包含矽化钨。3.如申请专利范围第1项所述之半导体元件制造方法,其中上述之第一介电质层至少包含二氧化矽。4.如申请专利范围第1项所述之半导体元件制造方法,其中上述之第二介电质层至少包含四氧乙基矽(tetra-ethyl-ortho-silicate)。5.如申请专利范围第1项所述之半导体元件制造方法,其中上述之第二介电质层至少包含矽元素与氧元素。6.如申请专利范围第1项所述之半导体元件制造方法,其中上述之第三介电质层至少包含氮化矽。7.如申请专利范围第1项所述之半导体元件制造方法,其中上述之第四介电质层至少包含二氧化矽。8.如申请专利范围第1项所述之半导体元件制造方法,其中上述之第五介电质层至少包含二氧化矽。9.如申请专利范围第1项所述之半导体元件制造方法,其中上述之第五介电质层至少包含下列之一:矽元素、铜元素、铝矽铜合金。10.如申请专利范围第1项所述之半导体元件制造方法,其中上述之闸极层至少包含多晶矽层。11.如申请专利范围第1项所述之半导体元件制造方法,其中上述之间隙壁至少包含氮化矽。12.如申请专利范围第1项所述之半导体元件制造方法,其中上述之间隙壁至少包含二氧化矽。13.一种半导体元件之制造方法,至少包含下列步骤:提供一矽底材,其表面上具有一闸氧化层;形成一多晶矽层于该闸氧化层上方;形成一矽化钨层于该多晶矽层上方;形成一第一二氧化矽层于该矽化钨层上方;形成一第一光阻层于该第一二氧化矽层上方,且该第一光阻层系用以定义一内部金属闸极与周边金属闸极位置;利用非等向性蚀刻方式蚀刻该第一光阻层、局部第一二氧化矽层、矽化钨层、多晶矽层与闸氧化层,用以形成一内部闸极元件与周边闸极元件;形成一四氧乙基矽(tetra-ethyl-ortho-silicate)层于该内部金属闸极及周边金属闸极结构周围;形成一氮化矽层于该四氧乙基矽层上方;形成一第二二氧化矽层于该氮化矽层上方;形成一第二光阻层于该内部金属闸极元件之第二二氧化矽层上方;利用非等向性蚀刻方式蚀刻该周边金属闸极元件之第二二氧化矽层,用以形成该周边金属闸极元件之第二层间隙壁;利用非等向性蚀刻方式蚀刻该周边金属闸极元件之氮化矽层,用以形成该周边金属闸极元件之第一层间隙壁;移除该内部闸极元件之第二光阻榴与第二二氧化矽层;形成一第三二氧化矽层于该内部金属闸极元件之氮化矽层上方;移除该周边金属闸极元件之第二二氧化矽层与该金属闸极元件表面上方之四氧乙基矽层;形成一第三二氧化矽层于该周边闸极元件之第一二氧化矽层及氮化矽层上方;形成一第三光阻层于该第三二氧化矽上方,且该第三光阻层系用以定义一内部金属闸极元件之位元线接触窗及周边金属闸极元件之位元线接触窗位置;利用非等向性蚀刻方式蚀刻第三光阻层与第三二氧化矽层,其该内部闸极元件之二闸极间蚀刻出闸极间隙壁与半导体基底位元线接触窗(bit-line tosubstrate);及利用非等向性蚀刻方式蚀刻第三光阻层与第三二氧化矽层,其该周边闸极元件之闸极导电层上方蚀刻出闸极位元线(bit-line to gate)接触窗与半导体基底位元线(bit-line to substrate)接触窗。14.如申请专利范围第13项所述之半导体元件制造方法,其中上述之闸极至少包含下列之一:多晶矽、磷、砷及矽化钨。15.如申请专利范围第13项所述之半导体元件制造方法,其中上述之多晶矽之蚀刻系为自行对准反应性离子蚀刻法(self-align reactive ion etch)制得。图式简单说明:第一图系一习知半导体元件之剖面图。第二图系本发明实施例中半导体元件之各步骤的动作示意图,其包含闸氧化层、多晶矽层、矽化钨层与第一二氧化矽层之形成。第三图系本发明实施例中半导体元件之各步骤的动作示意图,其包含内部闸极及周边闸极之形成。第四图系本发明实施例中半导体元件之各步骤的动作示意图,其包含内部闸极及周边闸极元件的四氧乙基矽层、氮化矽层与第二二氧化矽层之形成。第五图系本发明实施例中半导体元件之各步骤的动作示意图,其包含内部闸极元件的光阻层、周边闸极元件的第一层间隙壁与第二层间隙壁之形成。第六图系本发明实施例中半导体元件之各步骤的动作示意图,其包含之内部闸极元件的第三二氧化矽层与光阻层的形成、周边的闸极元件的第三二氧化矽层与光阻层的形成。第七图系本发明实施例中半导体元件之各步骤的动作示意图,其包含内部闸极元件之半导体基底位元线接触窗(bit-line to substrate)、周边闸极元件之闸极位元线接触窗(bit-line to gate)及半导体基底位元线接触窗(bit-line to substrate)之形成。 |
