| 主权项 |
1.一种电容的制作方法,该方法包含有下列步骤:提供一半导体基底,其上包含有一井区域;于该井区域上依序形成一第一介电层、一第一导电层、一第二介电层以及一第二导电层;于该第二导电层上形成一第一光阻层,且该第一光阻层定义出一第一电容的图案;利用该第一光阻层作为一硬罩幕,蚀刻该第二导电层至该第二介电层表面,以形成该第一电容;去除该第一光阻层;于该井区域上方形成一第二光阻层,该第二光阻层定义出一第二电容的图案,且该第二光阻层面积大于该第一光阻层;以及利用该第二光阻层作为一硬罩幕,蚀刻该第二介电层以及第一导电层以形成该第二电容。2.如申请专利范围第1项之方法,其中该半导体基底系为一P型掺杂基底,该井区域系为一N型井区域。3.如申请专利范围第2项之方法,其中该N型井区域尚包含有一N+掺杂区域,且该N+掺杂区域为接地(grounded)。4.如申请专利范围第1项之方法,其中该第一介电层为一利用热氧化方法所形成之二氧化矽层。5.如申请专利范围第4项之方法,其中该二氧化矽层的厚度约介于280至340埃()之间。6.如申请专利范围第1项之方法,其中该第一导电层为掺杂多晶矽所构成。7.如申请专利范围第1项之方法,其中该第二介电层为一氧化-氮化矽-氧化(ONO)介电层。8.如申请专利范围第1项之方法,其中该第二导电层为掺杂多晶矽所构成。9.如申请专利范围第1项之方法,其中该第一导电层为接地。10.一种相容于高压电晶体(high-voltage MOS,HV MOS)制程的高电容値电容制作方法,该方法包含有下列步骤:提供一半导体基底,其上包含有一第一区域以及一第二区域;于该第一区域以及第二区域上依序形成一第一介电层、一第一导电层、一第二介电层以及一第二导电层;于该第一区域之该第二导电层上形成一第一光阻层,且该第一光阻层定义出一第一电容的图案;利用该第一光阻层图案当作硬罩幕,蚀刻未被该第一光阻层覆盖之该第二导电层至该第二介电层表面,以于该第一区域中形成该第一电容;去除该第一光阻层;于该第一区域以及该第二区域分别形成一第二光阻层以及一第三光阻层,其中该第二光阻层覆盖该第一电容并且定义出一第二电容的图案,该第三光阻层定义出一闸极图案;以及利用该第二光阻层以及该第三光阻层的图案当作硬罩幕,蚀刻未被该第二光阻层以及该第三光阻层覆盖之该第二介电层以及该第一导电层至该第一介电层表面,以于该第一区域中形成该第二电容,同时于该第二区域中形成一闸极结构。11.如申请专利范围第10项之方法,其中该半导体基底为一P型矽基底,该第一区域为一N型掺杂井区域,该第二区域为一P型掺杂井区域。12.如申请专利范围第11项之方法,其中该N型掺杂井区域尚包含有一N+掺杂区域,且该N+掺杂区域为接地。13.如申请范围第10项之方法,其中该第二电容的面积大于该第一电容的面积。14.如申请专利范围第10项之方法,其中该第一介电层为一利用热氧化方法所形成之二氧化矽层。15.如申请专利范围第14项之方法,其中该二氧化矽层的厚度约介于280至340埃()之间。16.如申请专利范围第10项之方法,其中该第一导电层为掺杂多晶矽所构成。17.如申请专利范围第10项之方法,其中该第二介电层为一氧化-氮化矽-氧化(ONO)介电层。18.如申请专利范围第10项之方法,其中该第二导电层为掺杂多晶矽所构成。19.如申请专利范围第10项之方法,其中该第一导电层为接地。图式简单说明:图一为习知一种MOS结构电容元件的剖面示意图。图二为图一MOS结构电容元件之上视图。图三至图十一为本发明一较佳实施例之剖面示意图。 |
