发明名称 Ultra Thin Stacked Semiconductor Chip Package and Lead Frame Used in the Package
摘要 <p>본 발명의 복수의 반도체 칩을 적층하면서도 패키지의 두께를 1㎜ 이하로 유지할 수 있는 리드 프레임 구조 및 이를 포함한 초박형 적층 반도체 칩 패키지에 관한 것이다. 리드 프레임은 복수의 반도체 칩이 부착되는 복수의 다이 패드 또는 리드부 각각이 수직 공간에서 서로 다른 위치에 배치됨과 동시에 수평 공간에서도 서로 겹치지 않도록 이격부를 사이에 두고 떨어져 배치되어 있다. 복수의 반도체 칩 상기 이격부에서 일부분이 서로 겹치도록 한 상태에서 상기 다이 패드 또는 리드부에 반도체 칩을 부착함으로써, 칩 부착물에 의한 패키지 두께 증가를 최소로 할 수 있다. 본 발명의 일실시예에서는 복수의 다이 패드에 연결된 타이바를 상향 굴곡 및 하향 굴곡 또는 제1층 상향 굴곡 및 제2층 상향 굴곡시킴으로써, 다운셋 다이 패드와 업셋 다이 패드를 사용하거나, 반도체 칩이 직접 부착되는 리드부에 하향 굴곡부와 상향 굴곡부를 형성한다. 굴곡부의 크기는 반도체 칩이 부착되는 제1 다이 패드 또는 제1 리드부의 칩 부착면과 제2 다이 패드 또는 제2 리드부(상기 제1 다이 패드 또는 제1 리드부와 이격부를 사이에 두고 떨어져 배치되어 있음)의 칩 부착면이 동일한 높이에 배치되도록 설정한다. 본 발명에 따르면, 두께가 0.1㎜인 2개의 반도체 칩을 적층하여도 패키지의 두께를 0.55 ~ 0.70㎜의 범위로 유지할 수 있다.</p>
申请公布号 KR100361079(B1) 申请公布日期 2002.11.23
申请号 KR20010002881 申请日期 2001.01.18
申请人 发明人
分类号 H01L23/495 主分类号 H01L23/495
代理机构 代理人
主权项
地址