| 主权项 |
1.一种非挥发性半导体记忆装置,其特征为,包含有:每个具有多个非挥发性记忆单元的多个记忆体群组;至少一个读出用感测放大器,对应上述多个记忆体群组之预定数的记忆体群组而设置,用以将从对应的记忆体群组读出的资料通过缓冲电路而输出;以及至少一个内部动作用的读出放大电路与上述感测放大器不同地对上述多个记忆体群组而设置,并从记忆体群组之选择记忆体群组中为了进行预定的内部动作而读出。2.如申请专利范围第1项之非挥发性半导体记忆装置,其中上述至少一个读出用感测放大器电路,具备有上述多个记忆体群组中共同设置的一个感测放大器电路。3.如申请专利范围第1项之非挥发性半导体记忆装置,其中上述内部动作用读出读出电路,具备有分别对应上述多个记忆体群组而设置的多个感测放大器电路。4.如申请专利范围第1项之非挥发性半导体记忆装置,其中上述至少一个内部动作用感测放大器电路,具备有在上述多个记忆体群组中共同设置的一个内部动作用的感测放大器。5.如申请专利范围第1项之非挥发性半导体记忆装置,其中,对应各上述的记忆体群组而设置,把对应的读出用感测放大器电路和对应的内部动作用感测放大器通过各自路径,与相应的记忆体群组连接的连接电路。6.一种非挥发性半导体记忆装置,其特征为,包含有:记忆体阵列,具有列行状排行的多个非挥发性记忆体单元;外部感测放大电路,向外读出上述记忆体阵列之选择记忆体单元的资料;内部动作用感测放大电路,与上述外部感测放大器电路另外设置,为了进行内部动作而读出上述记忆体阵列之选择记忆体单元的资料;以及选择电路,把上述记忆体阵列之选择记忆体单元通过不同的路径与上述外部感测放大器电路和上述内部动作用读出电路连接。7.如申请专利范围第6项之非挥发性半导体记忆装置,其中,上述选择电路备有:第1行选择电路,按照第1行选择信号选择上述记忆体阵列的行;第2行选择电路,按照第2行选择信号选择上述记忆体阵列的行;按照第1路径选择信号耦合第1行选择电路选择的行,和上述外部感测放大器电路第1路径选择电路;以及第2路径选择电路,按照第2路径选择信号耦合上述第2行选择电路选择的行和上述的内部动作用感测放大器相。8.如申请专利范围第7项之非挥发性半导体记忆装置,其中,上述第1和第2行选择电路,系与上述记忆体阵列两侧相对向配置。9.如申请专利范围第7项之非挥发性半导体记忆装置,其中,更具有与上述第2路径选择电路相耦合,用以向上述记忆体单元之选择记忆体单元行传输写入资料的写入电路。10.如申请专利范围第6项之非挥发性半导体记忆装置,其中,上述选择电路备有:行选择电路,按照行选择信号选择上述记忆体阵列的行;第1路径选择电路,按照第1路径选择信号,将上述行选择电路选择的行耦合至上述外部感测放大器;以及第2路径选择电路,按照第2路径选择信号,将上述行选择电路选择的行耦合至上述内部动作用感测放大器电路。11.如申请专利范围第10项之非挥发性半导体记忆装置,其中,更具有与上述第2路径选择电路相耦合,用以向上述的记忆体阵列之选择记忆体单元行传输写入资料的写入电路。12.一种非挥发性半导体记忆装置,其系可进行背景操作者,特征为:设有从一个记忆体单元阵列延伸的多个资料读出路径,并将该记忆体阵列分别配置多个。图式简单说明:图1显示本发明实施形态1的非挥发性半导体记忆装置的全部构成概略图。图2显示本发明实施形态1的非挥发性半导体记忆装置内部连接状态概略图。图3显示在图1中所示的地址缓冲器的构成的概略图。图4显示在图3中所示地址闩锁器的构成图。图5显示在图1中所示群组指示器构成图。图6显示在图1中所示Y闸电路构成概略图。图7显示在图6中所示Y闸电路具体构成图。图8显示在图6中所示行解码器构成图。图9A显示在图1中所示的外部读出用感测放大器构成,图9B显示在图1中所示的内部检验感测放大器构成图。图10A显示在图1中所示的写入电路的构成,10B显示在图10A中所示位准转换电路和具有位准转换功能的反相器的构成图。图11显示在图1中所示的内部控制电路概略图。图12显示本发明实施形态2中非挥发性半导体记忆装置一群组的构成概略图。图13显示在图12中所示Y闸电路构成图。图14(A)显示图12所示的外部读出用行解码器构成,(B)显示图12所示的内部动作用行解码器构成图。图15显示本发明实施形态2中非挥发性半导体记忆装置全部构成概略图。图16显示本发明实施形态2的变更例构成概略图。图17显示以往非挥发性半导体记忆装置的全部构成概略图。图18显示以往感测放大器的构成图。图19显示以往Y闸电路的构成图。图20显示以往行解码器构成图。 |
