| 主权项 |
1.一种电脑系统,其系包括:一个记忆体控制器;一个耦接至该记忆体控制器的主要记忆体滙流排;以及一个耦接至该主记忆体滙流排之同步非依电性的记忆体元件。2.如申请专利范围第1项之电脑系统,其中该同步非依电性的记忆体元件系具有一个命令介面,该命令介面系包括:一个接收一写入致能信号之写入致能连接(WE#);一个接收一行位址选通信号之行位址选通连接(CAS#);一个接收一列位址选通信号之列位址选通连接(RAS#);以及一个接收一晶片选择信号之晶片选择连接(CS#)。3.一种同步快闪记忆体元件,其系包括:一个阵列之非依电性的记忆体单元;以及复数个外部的连接,其系包括:复数个双向的资料连接,复数个记忆体位址连接,一个时脉输入连接,一个写入致能连接,一个行位址选通连接,以及一个列位址选通连接。4.如申请专利范围第3项之同步快闪记忆体元件,其中该复数个外部的连接更包括:一个时脉致能连接,一个晶片选择连接,复数个记忆体阵列库位址连接,电源连接,复数个资料遮罩连接,以及一个重置连接。5.如申请专利范围第3项之同步快闪记忆体元件,其中该复数个外部的连接更包括一个Vccp电源连接。6.如申请专利范围第3项之同步快闪记忆体元件,其更包括一个具有复数个对应于该些外部的连接之相互连接接脚之封装。7.如申请专利范围第6项之同步快闪记忆体元件,其中该些相互连接接脚系实际上以一种与一同步动态随机存取记忆体(SDRAM)相容的态样来加以配置的。8.如申请专利范围第3项之同步快闪记忆体元件,其更包括一个具有复数个对应于该些外部的连接之导电的相互连接的位置之封装。9.如申请专利范围第8项之同步快闪记忆体元件,其中该些导电的相互连接的位置系实际上以一种与一同步动态随机存取记忆体(SDRAM)相容的态样来加以配置的。10.如申请专利范围第9项之同步快闪记忆体元件,其中该同步快闪记忆体元件系运作在用于一种SDRAM的读取时序规格参数之范围内。11.一种同步快闪记忆体元件,其系包括:一个阵列之非依电性的记忆单元;以及一个封装,其系具有复数个以一种对应于一同步动态随机存取记忆体元件的相互连接接脚之方式配置之相互连接接脚,其中该同步快闪记忆体元件的复数个相互连接接脚系包括对应至该同步动态随机存取记忆体的第一以及第二无连接的(NC)相互连接接脚之一个重置连接、以及一个Vccp电源连接。12.如申请专利范围第11项之同步快闪记忆体元件,其中该复数个相互连接接脚系包括:复数个双向的资料连接,复数个记忆体位址连接,一个写入致能连接,一个时脉输入连接,一个行位址选通连接,一个列位址选通连接,以及电源连接。13.如申请专利范围第12项之同步快闪记忆体元件,其中该复数个相互连接接脚系包括:一个时脉致能连接,一个晶片选择连接,复数个记忆体阵列库位址连接,复数个资料遮罩连接,一个重置连接,以及一个Vccp电源连接。14.一种同步快闪记忆体元件,其系包括:一个阵列之非依电性的记忆单元;以及一个封装,其系具有复数个以一种对应于一同步动态随机存取记忆体元件的焊锡凸块连接之方式配置之焊锡凸块连接,其中该同步快闪记忆体元件的复数个焊锡凸块连接系包括对应至该同步动态随机存取记忆体的第一以及第二无连接的(NC)焊锡凸块连接之一个重置连接、以及一个Vccp电源连接。15.如申请专利范围第14项之同步快闪记忆体元件,其中该复数个焊锡凸块连接系包括:复数个双向的资料连接,复数个记忆体位址连接,一个写入致能连接,一个时脉输入连接,一个行位址选通连接,一个列位址选通连接,以及电源连接。16.如申请专利范围第15项之同步快闪记忆体元件,其中该复数个焊锡凸块连接系更包括:一个时脉致能连接,一个晶片选择连接,复数个记忆体阵列库位址连接,复数个资料遮罩连接,一个重置连接,以及一个Vccp电源连接。17.一种同步快闪记忆体元件,其具有一个介面,该介面系包括:一个接收一时脉信号之时脉输入连接(CLK);一个接收一写入致能信号之写入致能连接(WE#);一个接收一行位址选通信号之行位址选通连接(CAS#);一个接收一列位址选通信号之列位址选通连接(RAS#);以及一个接收一晶片选择信号之晶片选择连接(CS#);一个接收一重置信号之重置连接(RP#);以及一个接收一升高的电源信号之Vccp电源连接。18.如申请专利范围第17项之同步快闪记忆体元件,其中该介面更包括:复数个双向的资料连接(DQ);复数个记忆体位址连接;一个时脉致能连接(CKE);复数个记忆体阵列库位址连接(BA#);电源连接(Vcc与Vss);以及复数个资料遮罩连接(DQM)。19.如申请专利范围第18项之同步快闪记忆体元件,其更包括一个具有复数个对应于该些命令介面连接的相互连接接脚之封装。20.如申请专利范围第19项之同步快闪记忆体元件,其中该些相互连接接脚系实际上以一种与一同步动态随机存取记忆体(SDRAM)相容的态样来加以配置的。21.如申请专利范围第18项之同步快闪记忆体元件,其更包括一个具有复数个对应于该些命令介面连接之导电的相互连接位置之封装。22.如申请专利范围第21项之同步快闪记忆体元件,其中该些导电的相互连接位置系实际上以一种与一同步动态随机存取记忆体(SDRAM)相容的态样来加以配置的。23.一种电脑系统,其系包括:一个记忆体控制器;一个耦接至该记忆体控制器的主要记忆体滙流排;以及一个耦接至该主记忆体滙流排之同步非依电性的快闪记忆体元件,其中该同步非依电性的快闪记忆体元件系具有一个命令介面,该命令介面系包括:一个接收一写入致能信号之写入致能连接(WE#);一个接收一行位址选通信号之行位址选通连接(CAS#);一个接收一列位址选通信号之列位址选通连接(RAS#);以及一个接收一晶片选择信号之晶片选择连接(CS#)。24.如申请专利范围第23项之电脑系统,其中该同步非依电性的快闪记忆体元件系包括一个封装,该封装系具有复数个以一种对应于一同步动态随机存取记忆体元件的相互连接接脚之方式配置之相互连接接脚,其中该同步快闪记忆体元件的复数个相互连接接脚系包括对应至该同步动态随机存取记忆体的第一以及第二无连接的(NC)相互连接接脚之一个重置连接、以及一个Vccp电源连接。25.如申请专利范围第23项之电脑系统,其中该同步非依电性的快闪记忆体元件系包括一个封装,该封装系具有复数个以一种对应于一同步动态随机存取记忆体元件的焊锡凸块连接之方式配置之焊锡凸块连接,其中该同步快闪记忆体元件的复数个焊锡凸块连接系包括对应至该同步动态随机存取记忆体的第一以及第二无连接的(NC)焊锡凸块连接之一个重置连接、以及一个Vccp电源连接。26.如申请专利范围第23项之电脑系统,其中该同步非依电性快闪记忆体元件系包括复数个外部的连接,该些连接系包括:复数个双向的资料连接;复数个记忆体位址连接;一个时脉输入连接;一个时脉致能连接;复数个记忆体阵列库位址连接;电源连接;复数个资料遮罩连接;一个重置连接;以及一个Vccp电源连接。图式简单说明:图1A系为本发明的一种同步快闪记忆体之方块图;图1B系为本发明的一个实施例之积体电路接脚相互连接图;图1C系为本发明的一个实施例之积体电路相互连接凸块栅阵列图;图2系描绘本发明的一个实施例之模式暂存器;图3系描绘具有一个、两个与三个时脉周期之CAS延迟的读取动作;图4系描绘启动在本发明的一个实施例之一个库的记忆体中之一特定的列;图5系描绘在一个现行的命令以及一个读取或是写入命令之间的时序;图6系描绘一个读取命令;图7系描绘本发明的一个实施例之连续的读取丛发之时序;图8系描绘在本发明的一个实施例之一页内的随机读取存取;图9系描绘一个读取动作、接着是一个写入动作;图10系描绘根据本发明的一个实施例,利用一个丛发终止命令而被终止的读取丛发动作;图11系描绘一个写入命令;图12系描绘一个写入、接着是一个读取动作;图13系描绘本发明的一个实施例之一个省电动作;图14系描绘在一个丛发读取的期间之一个时脉暂停动作;图15系描绘具有两个开机系统区的记忆体之一个实施例的记忆体位址对映;图16系为根据本发明之一实施例的自我定时写入序列之流程图;图17系为根据本发明之一实施例的完整之写入状态检查的序列之流程图;图18系为根据本发明之一实施例的自我定时区块抹除序列之流程图;图19系为根据本发明之一实施例的完整的区块抹除状态检查之序列的流程图;图20系为根据本发明之一实施例的区块保护序列之流程图;图21系为根据本发明之一实施例的完整的区块状态检查之序列的流程图;图22系为根据本发明之一实施例的装置保护序列之流程图;图23系为根据本发明之一实施例的区块除去保护序列之流程图;图24系描绘初始化与载入模式暂存器动作之时序;图25系描绘一个时脉暂停模式动作的时序;图26系描绘一个丛发读取动作的时序;图27系描绘交替的库读取存取之时序;图28系描绘一个整页的丛发读取动作之时序;图29系描绘利用一个资料遮罩信号的丛发读取动作之时序;图30系描绘一个写入动作、接着是一个读取至一个不同库之时序;图31系描绘一个写入动作、接着是一个读取至相同的库之时序;并且图32系描绘根据本发明之一实施例的一种系统之方块图。 |
