使用于数据通讯系统之平行转序列电路

摘要

一种平行输入序列输出(PISO)电路，用以将输入平行资料位元转换为一相对应的序列资料输出。在输入平行资料为4位元的情况下，该PISO电路包括由四个正反器组成之一第一闩锁群组(latch group)以分别地在50MHz的同步下将四个正反器内的四个位元闩锁住。一第一闩锁群组更包括二个选择器，每一选择器在第一闩锁群组选择性地接收二个被闩锁之不同的资料位元，而且每一选择器在50MHz的同步下序列地输出该已接收二个不同的资料位元。采用第一闩锁群组方法的一第二闩锁群组提供二个正反器以在100MHz的同步下闩锁住从第一闩锁群组内二个选择器输出之二资料位元。该PISO电路更包括一单一选择器，用以在100MHz的同步下选择性地接收闩锁在第二闩锁群组内的二资料位元。该单一选择器内的一正反器在200MHz的同步下闩锁住从单一选择器输出之资料位元。因此，该四资料位元平行地输入至该PISO电路会转换为相对应的序列资料。

主权项

1.一种平行输入序列输出电路,用以将2r资料位元(r为一正偶数)的平行输入转换为一相应的序列资料,包括:第一至第(r+1)个闩锁装置,其中第s(1≦S≦r+1)个闩锁装置包括2r+1-s正反器;第一至第r个选择器装置,分别置于相邻二个该第一至第(r+1)个闩锁装置之间;其中第t(1≦t≦r)个闩锁装置可以在一2t-2100MHz的时序信号下同步地闩锁住2r+1-s资料位元,而第r+1个闩锁装置可以在一2r+1-2≦100MHz的时序信号下同步地闩锁住一单一资料位元,以及其中第u(1≦u≦r)个选择器装置具有2r-u选择器,每一选择器接收从第u个选择器装置输出之二个不同资料位元并且以一2u-2≦100MHz的时序信号同步连续地产生该接收之二个不同资料位元。2.如申请专利范围第1项所述之平行输入序列输出电路,其中第一个闩锁装置闩锁住该2r资料位元,而第二个至第t个闩锁装置分别闩锁住从前面选择器装置输出之2r+1-t资料位元。3.一种平行输入序列输出电路,用以将四资料位元的平行输入转换为一相应的序列资料,包括:第一闩锁装置,具有四个正反器,以在50MHz的时序同步地分别闩锁住该四个正反器内的该四资料位元;第一选择器装置,包括二个选择器,每一选择器选择性地接收闩锁在该第一闩锁装置内二个不同的资料位元,以及每一选择器在50MHz的时序同步序列地输出接收之二个不同的资料位元;第二闩锁装置,具有二个正反器,以在100MHz的时序同步地闩锁住从该第一选择器装置内该二个选择器输出的二资料位元;第二选择器装置,包括一单一选择器用以在100MHz的时序同步选择性地接收闩锁在该第二闩锁装置内二个不同的资料位元;以及一正反器,用以在200MHz的时序同步地闩锁住从该单一选择器输出之资料位元。4.一种平行输入序列输出电路,用以将八资料位元的平行输入转换为一相应的序列资料,包括:第一闩锁装置,具有八个正反器,以在50MHz的时序同步地分别闩锁住该八个正反器内的该八资料位元;第一选择器装置,包括四个选择器,每一选择器选择性地接收闩锁在该第一闩锁装置内二个不同的资料位元,以及每一选择器在50MHz的时序同步序列地输出接收之二个不同的资料位元;第二闩锁装置,具有四个正反器,以在100MHz的时序同步地闩锁住从该第一选择器装置内该四个选择器输出的四资料位元;第二选择器装置,包括二个选择器,每一选择器选择性地接收闩锁在该第二闩锁装置内二个不同的资料位元,以及每一选择器在100MHz的时序同步序列地输出接收之二个不同的资料位元;第三闩锁装置,具有二个正反器,以在200MHz的时序同步地分别闩锁住从该第二选择器装置内该二个选择器输出的二资料位元;第三选择器装置,包括一单一选择器用以在200MHz的时序同步选择性地接收闩锁在该第三闩锁装置内的二个不同资料位元;以及一正反器,用以在400MHz的时序同步地闩锁住从该单一选择器输出之资料位元。5.一种平行输入序列输出电路,用以将十六资料位元的平行输入转换为一相应的序列资料,包括:第一闩锁装置,具有十六个正反器,以在50MHz的时序同步地分别闩锁住该十六个正反器内的该十六资料位元;第一选择器装置,包括八个选择器,每一选择器选择性地接收闩锁在该第一闩锁装置内二个不同的资料位元,以及每一选择器在50MHz的时序同步序列地输出接收之二个不同的资料位元;第二闩锁装置,具有八个正反器,以在100MHz的时序同步地闩锁住从该第一选择器装置内该八个选择器输出的八资料位元;第二选择器装置,包括四个选择器,每一选择器选择性地接收闩锁在该第二闩锁装置内二个不同的资料位元,以及每一选择器在100MHz的时序同步序列地输出接收之二个不同的资料位元;第三闩锁装置,具有四个正反器,以在200MHz的时序同步地闩锁住从该第二选择器装置内该四个选择器输出的四资料位元;第三选择器装置,包括二个选择器,每一选择器选择性地接收闩锁在该第三闩锁装置内二个不同的资料位元,以及每一选择器在200MHz的时序同步序列地输出接收之二个不同的资料位元;第四闩锁装置,具有二个正反器,以在400MHz的时序同步地分别闩锁住从该第三选择器装置内该二个选择器输出的二资料位元;第四选择器装置,包括一单一选择器用以在400MHz的时序同步选择性地接收闩锁在该第四闩锁装置内的二个不同资料位元;以及一正反器,用以在800MHz的时序同步地闩锁住从该单一选择器输出之资料位元。图式简单说明:第1图系显示一传统资料转换电路之方块图,它是由IEEE1394标准定义在实体层,并且在本发明的前言当作参考资料;第2图系显示第1图中一方块之详细方块图;第3图系显示第1图中PISO电路之方块图;第4图系描述第3图中操作PISO电路之时序图;第5图系描述第1图中操作另一PISO电路之时序图;第6(A)图系显示第1图中二个PISO电路之输出时序图;第6(B)图系描述在资料接收端再生时序之时序图;第6(C)图系描述先前技术中倾向发生问题之时序图;第7图系显示根据本发明之较佳实施例中包括PISO电路之一资料转换电路图;第8图系显示第7图中其中之一的PISO电路图;第9图系描述第8图中操作PISO电路之时序图;第10图系描述第8图中操作另一PISO电路之时序图;第11图系显示修改第8图中本发明之较佳实施例的一电路图;及第12图系显示另一修改第8图中本发明之较佳实施例的一电路图。