| 主权项 |
1.一种绝缘层上有矽(SOI)之半导体积体电路,系形成于一SOI基底上,该基底具有一支撑基底、在该撑基底上有一埋入式绝缘层、而在该埋入式绝缘层上有一具有第一导电态的半导体层,该积体电路包括:复数个电晶体主动区域,形成于该半导体层之一预定区域中;至少一个基体接触主动区域,与该些电晶体主动区域互相分隔,该基体接触主动区域是由该半导体层的一部份组成;一半导体剩余层,覆盖位于该些电晶体主动区与该基体接触主动区域之间的该埋入式绝缘层的整个表面上,该半导体剩余层的厚度小于该半导体层;一部份沟渠隔离层,形成于该半导体剩余层上;一隔离的闸极图案跨越个别的该些电晶体主动区;以及条状的完全沟渠隔离层,介于相邻的该些电晶体主动区之间,与该闸极图案平行放置,该完全沟渠隔离层会与介于相邻的该些电晶体主动区之间的该埋入式绝缘层相接触,也会与平行于该闸极图案的该些电晶体主动区之侧壁相接触。2.如申请专利范围第1项所述之绝缘层上有矽之半导体积体电路,其中该第一导电态可以是P型与N型其中之一。3.如申请专利范围第1项所述之绝缘层上有矽之半导体积体电路,其中该半导体层可以是矽层。4.如申请专利范围第1项所述之绝缘层上有矽之半导体积体电路,进一步包括源极/汲极区,形成于电晶体主动区域中,该源极/汲极区系位于隔离的该闸极图案两侧,该源极/汲极区具有该第一导电态相反的第二导电态,且会与该埋入式绝缘层相接触。5.如申请专利范围第1项所述之绝缘层上有矽之半导体积体电路,进一步包括一井接触区,形成于该基体主动区中,该井接触区具有该第一导电态。6.一种在一SOI基底上制作一SOI半导体积体电路的方法,其中该SOI基底包括一支撑基底、在该支撑基底上有一埋入式绝缘层、而在该埋入式绝缘层上有第一导电态的一半导体层;该方法包括:蚀刻该半导体层上的一个预定区域,以形成一部分沟渠,将复数个电晶体主动区与和该些电晶体主动区相隔的至少一基体接触主动区给定义出来,此时会在该些电晶体主动区与该基体接触主动区之间形成比该半导体层薄的一半导体剩余层;蚀刻半导体剩余层之一预定区域,以在相邻的该些电晶体主动区之间形成一条状之完全沟渠;分别形成完全沟渠隔离层与部分沟渠隔离层于该完全沟渠与该部分沟渠之中;以及着形成隔离的一闸极图案横跨于每一该些电晶体主动区上方,该闸极图案系平行于该完全沟渠隔离层。7.如申请专利范围第6项所述之在一SOI基底上制作一SOI半导体积体电路的方法,其中形成该部分沟渠的步骤包括:在该半导体层上形成一第一沟渠罩幕;以及利用该第一沟渠罩幕作为一蚀刻罩幕,将该半导体层蚀刻掉一预定厚度,此预定厚度会比该半导体层的厚度要小。8.如申请专利范围第7项所述之在一SOI基底上制作一SOI半导体积体电路的方法,其中形成形成该第一沟渠罩幕的步骤包括:在该半导体层上形成一第一沟渠罩幕层;以及定义该第一沟渠罩幕层。9.如申请专利范围第8项所述之在一SOI基底上制作一SOI半导体积体电路的方法,其中该第一沟渠罩幕层系利用在该半导体层上连续堆叠一垫氧化层与一垫氮化层而形成。10.如申请专利范围第7项所述之在一SOI基底上制作一SOI半导体积体电路的方法,其中形成该完全沟渠的步骤包括:形成一第二沟渠罩幕图案,其具有一条状开口暴露出介于相邻之该些电晶体主动区之间的一部分该半导体剩余层;利用该第一与该第二沟渠罩幕图案作为一蚀刻罩幕,蚀刻暴露出来的该半导体剩余层,直到暴露出该埋入式绝缘层为止;以及移除该第二沟渠罩幕图案。11.如申请专利范围第10项所述之在一SOI基底上制作一SOI半导体积体电路的方法,其中形成该完全沟渠隔离层与该部分沟渠隔离层的步骤包括:在整个已经移除该第二沟渠罩幕图案的结构表面上形成一绝缘层,填满该完全沟渠与该部分沟渠;将该绝缘层平坦化直到暴露出该第一沟渠罩幕图案为止;以及移除该第一沟渠罩幕图案以暴露出该些电晶体主动区与该基体接触主动区。12.如申请专利范围第6项所述之在一SOI基底上制作一SOI半导体积体电路的方法,进一步包括在隔离的该闸极图案两侧形成具有与第一导电态相反的第二导电态的一源极/汲极区,其中该源极/汲极区会与该埋入式绝缘层相接触。13.如申请专利范围第12项所述之在一SOI基底上制作一SOI半导体积体电路的方法,进一步包括在该基体接触主动区中形成一井接触区,该井接触区掺有第一导电态的掺质。图式简单说明:第1图绘示为习知的一种SOI MOSFET之顶端平面图;第2图为沿着第1图之线段I-I'绘示的SOI MOSFET的剖面结构图;第3图绘示为沿着第1图之线段II-II'的SOI MOSFET之剖面结构图;第4图绘示为依照本发明一较佳实施例的一种SOI积体电路之顶端平面图;第5图绘示为沿着第4图之线段III-III'绘示的SOI积体电路的剖面结构图;第6图绘示为沿着第4图之线段IV-IV'的SOI积体电路之剖面结构图;第7A,8A,9A,10A,11A与12A绘示为沿着第4图之线段III-III'绘示的SOI积体电路的制作流程图;以及第7B,8B,9B,10B,11B与12B绘示为沿着第4图之线段IV-IV'绘示的SOI积体电路的制作流程图。 |
