| 主权项 |
1.一种半导体记忆装置,其包含有:多个记忆单元;内部动作控制电路,用来产生活性化信号藉以显示上述之记忆单元之选择动作之活性化;和仲裁控制电路,在回应上述之活性化信号和记忆单元选择指示,使上述之活性化信号成为活性状态时和施加上述之记忆单元选择指示时,使上述之记忆单元选择指示之动作,等候到上述活性化信号之非活性化为止。2.如申请专利范围第1项之半导体记忆装置,其中上述之内部动作控制电路,以指定间隔依照刷新要求,使上述之活性化信号活性化,上述之刷新要求用来指示上述之记忆单元之记忆资料之再写入。3.如申请专利范围第1项之半导体记忆装置,其中上述之记忆单元排列成为行列状;上述之内部动作控制电路,在列选择动作期间中和行选择动作期间中之任何一个之期间之间,使上述之活性化信号进行活性化。4.如申请专利范围第1项之半导体记忆装置,其中上述之记忆单元是资料被破坏地读出,需要读出资料之复原动作之动态型记忆单元;上述之内部动作控制电路使上述之活性化信号进行活性化,直到完成上述记忆单元之选择记忆单元之资料之复原动作。5.如申请专利范围第1项之半导体记忆装置,其中上述之记忆单元选择指示是用来指示资料之存取之资料存取指示;上述之内部动作控制电路,在从施加上述之资料存取指示起到完成资料存取使内部电路回复到初期状态为止之期间,使上述之活性化信号进行活性化。6.如申请专利范围第1项之半导体记忆装置,其中上述之内部动作控制电路包含有在回应来自外部之位址信号之变化时,用来产生位址变化检测信号,作为上述之记忆单元选择指示的位址变化检测电路。7.如申请专利范围第6项之半导体记忆装置,其中上述之记忆单元是资料被破坏地读出而需要读出资料之复原动作和刷新动作之动态型记忆单元;上述之内部动作控制电路系将上述记忆单元之复原动作期间中成为活性状态之复原活性化信号,作为上述之活性化信号输出;上述之仲裁控制电路更在上述复原活性化信号为活性状态时,当被施加上述之记忆单元选择指示时,无视用以进行上述刷新之刷新要求信号;上述之刷新要求以指定之间隔产生,用来指示记忆单元之记忆资料之刷新。8.如申请专利范围第6项之半导体记忆装置,其中上述之记忆单元是资料被破坏地读出而需要读出资料之复原动作和刷新动作之动态型记忆单元;上述之内部动作控制电路系将上述记忆单元之复原动作期间中成为活性状态之复原活性化信号,作为上述之活性化信号输出;上述之仲裁电路更具备有:刷新活性化电路,于上述之活性化信号为活性状态时,当发行要求上述之刷新之刷新要求时,于上述之活性化信号所示之资料存取完成后,使上述之刷新活性化;和维持电路,在上述之复原期间中,当施加上述之记忆单元选择指示时,使上述之刷新活性化电路维持非活性状态。9.一种半导体记忆装置,其包含有:多个记忆单元,分别为资料之刷新和读出资料之复原所必要者;位址变化检测电路,用来检测来自外部之位址信号之变化,在该位址信号之变化检测时,用来产生具有指定之时间幅度之位址变化检测信号;和内部控制电路,回应上述位址变化检测信号之活性化而使内部动作初期化,且于随后依照上述之外部位址信号将进行记忆单元选择动作之记忆单元选择动作活性化。10.如申请专利范围第9项之半导体记忆装置,其中上述之多个记忆单元被排列成为行列状;上述之内部控制电路,回应上述之位址变化检测信号,分时地将依照上述之外部位址信号之记忆单元之列和行选择动作活性化。11.如申请专利范围第9项之半导体记忆装置,其中上述之内部控制电路具备有:产生电路,用来产生活性化信号,藉以显示内部电路为活性状态;和避免电路,依照上述之位址变化检测信号和上述之活性化信号,用来避免内部动作之竞争。12.如申请专利范围第9项之半导体记忆装置,其中上述之内部控制电路,当在指定时间以内产生有连续之位址变化之情况时,无视上述连续位址之最初以外之后之位址变化检测。13.如申请专利范围第9项之半导体记忆装置,其中上述之多个记忆单元是记忆资料之刷新所必要之动态型记忆单元;上述之内部控制电路在显示刷新动作期间中之刷新活性化信号之活性化中,当使上述之位址变化检测信号活性化时,直至上述刷新动作之完成为止等候利用上述之位址变化检测信号使内部动作之开始。14.如申请专利范围第9项之半导体记忆装置,其中上述之记忆单元是资料被破坏地读出而需要读出资料之复原动作之动态型记忆单元,且,分时地执行记忆单元之列和行选择动作,上述之刷新期间包含上述之列选择期间;上述之内部控制电路在上述之复原期间中,当上述之位址变化检测信号被活性化时,停止后续之行选择动作之执行,在上述之复原动作完成后,使内部初期化,利用上述之位址信号开始记忆器选择动作。15.如申请专利范围第9项之半导体记忆装置,其中上述之记忆单元是资料被破坏地读出而需要读出资料之复原动作之动态型记忆单元,且,分时地执行记忆单元之列和行选择动作,上述之复原之期间包含从上述之列选择起到完成资料之复原止之期间;上述之位址变化检测电路,回应上述之位址信号之变化,产生具有活性化期间大于上述复原期间之位址变化检测信号,用来指示上述位址变化检测信号之前缘之资料存取完成,且,指示上述位址变化检测信号之后缘之资料存取开始。图式简单说明:图1为概略显示本发明之实施形态1之半导体记忆装置之全体之构造图。图2为显示图1所示之刷新控制电路之构造图。图3为显示图2所示之刷新控制电路之动作之波形图。图4为显示图2所示之指令信号活性化电路之构造之一实例的图。图5为显示图2所示之判定电路之构造之一实例的图。图6为概略显示本发明之实施形态1之主控制电路之主要部份之构造图。图7为显示图6所示之移位器之构造之一实例的图。图8A和图8B为显示图7所示之移位器之动作之信号波形图。图9为显示本发明之实施形态1之半导体记忆装置之动作的时序图。图10为概略显示本发明之实施形态1之半导体记忆装置之主控制电路之主要部份之构造图。图11为概略显示本发明之实施形态2之主控制电路之构造图。图12为显示图11所示之刷新控制电路和主控制电路之动作的时序图。图13为概略显示本发明之实施形态2之半导体记忆装置之主要部份之构造图。图14为显示图13所示之电路之动作的信号波形图。图15为显示图13所示记忆单元阵列部之动作的信号波形图。图16为概略显示本发明之实施形态3之半导体记忆装置之主要部份之构造图。图17为显示图16所示之电路之动作的时序图。图18为概略显示本发明之实施形态3之用以产生位址变化检测信号之部份之构造图。图19为概略显示本发明之实施形态4之半导体记忆装置之主要部份之构造图。图20为显示图19所示之电路之动作的时序图。图21为概略显示本发明之实施形态4之半导体记忆装置之动作的时序图。图22为概略显示本发明之实施形态5之半导体记忆装置之主要部份之构造图。图23为显示图22所示之电路之动作的信号波形图。图24为显示本发明之实施形态5之半导体记忆装置之动作的时序图。图25为概略显示本发明之实施形态6之半导体记忆装置之主要部份之构造图。图26为显示图25所示之判定电路之构造之一实例图。图27为显示图26所示之判定电路之动作的时序图。图28为显示图25所示之移位器之构造之一实例图。图29为显示图28所示之移位器之动作的时序图。图30为显示本发明之实施形态6之半导体记忆装置之动作的时序图。图31为概略显示本发明之实施形态7之半导体记忆装置之主要部份之构造图。图32为显示图31所示之电路之动作的时序图。图33为概略显示本发明之实施形态8之半导体记忆装置之主要部份之构造图。图34为显示图33所示之判定电路之动作的时序图。图35为显示图34所示之电路之动作的时序图。图36为显示图33所示之半导体记忆装置之短循环时之动作的时序图。 |
