| 主权项 |
1.一种半导体记忆装置,其特征在于包含:复数之记忆胞;复数之位元线对,其系连接前述复数之记忆胞者;复数之位元线检测放大器,其系连接前述复数之位元线对,将前述复数之各位元线对之电位分别放大者;超频电位产生电路,其系产生超频电位者;第1检测放大器驱动器,其系连接前述复数之各位元线检测放大器与前述超频电位产生电路,将前述超频电位输出至前述位元线检测放大器者;第2检测放大器驱动器,其接连接前述位元线检测放大器与特定电位,将前述特定电位输出至前述位元线检测放大器者;复数之位元线预充电.平衡电路,其系连接前述复数之位元线对与预充电电位,将前述复数之各位元线对藉由前述预充电电位预充电,且将各位元线对之电位平衡者;及至少1个之放电电路,其系与前述复数之位元线对结合,将前述复数之位元线对之电位于放电电位放电者。2.如申请专利范围第1项之半导体记忆装置,其中前述超频电位产生电路系产生较前述复数之位元线对之还原电位为高电位之前述超频电位。3.如申请专利范围第1项之半导体记忆装置,其中前述放电电位系接地电位。4.如申请专利范围第1项之半导体记忆装置,其中前述超频电位系较前述预充电电位为高电位。5.如申请专利范围第1项之半导体记忆装置,其中进一步包含产生前述预充电电位之预充电电位产生电路,前述预充电电位产生电路系包含调整前述预充电电位之功能。6.如申请专利范围第1项之半导体记忆装置,其中前述复数之位元线检测放大器个别系包含:第1检测放大器,其系连接前述复数之位元线对中所对应之位元线对,与前述第1检测放大器驱动器者;及第2检测放大器,其系连接前述复数之位元线对中所对应之位元线对,与前述第2检测放大器驱动器者。7.如申请专利范围第6项之半导体记忆装置,其中前述第1检测放大器包含2个PMOSFET(P型金氧半场效电晶体),前述第2检测放大器包含2个NMOSFET(N型金氧半场效电晶体)。8.如申请专利范围第1项之半导体记忆装置,其中前述第1检测放大器驱动器与前述第2检测放大器驱动器大致于相同时点,开始前述超频电位及前述特定电位之输出,并于特定期间后分别停止输出。9.如申请专利范围第6项之半导体记忆装置,其中:前述第1检测放大器驱动器系包含PMOSFET,其包含第1电流通路,并于前述超频电位产生电路与前述第1检测放大器之间插入前述第1电流通路;前述第2检测放大器驱动器系包含NMOSFET,其包含第2电流通路,并于前述第2检测放大器与前述特定电位之间插入前述第2电流通路。10.如申请专利范围第9项之半导体记忆装置,其中前述PMOSFET与前述NMOSFET大致于相同时点导通地控制。11.如申请专利范围第9项之半导体记忆装置,其中前述PMOSFET与前述NMOSFET系于前述复数之记忆胞被选择后才导通地控制。12.如申请专利范围第1项之半导体记忆装置,其中前述至少1个之放电电路系对应放电控制讯号而控制。13.如申请专利范围第12项之半导体记忆装置,其中进一步包含产生前述放电控制讯号之放电控制讯号产生电路,前述放电控制讯号产生电路系包含调整前述放电控制讯号之启动期间之功能。14.如申请专利范围第8项之半导体记忆装置,其中于由前述第1检测放大器驱动器及前述第2检测放大器驱动器,所输出之前述超频电位及前述特定电位停止后,前述至少1个之放电电路开始将前述复数之位元线对电位,于放电电位放电之动作。15.如申请专利范围第1项之半导体记忆装置,其中前述至少1个之放电电路系分别对应前述复数之位元线对,所设置之复数之放电电路,个别之前述复数之放电电路系包含:第1 NMOSFET,其包含第1电流通路,且于对应之位元线对一方之位元线与前述放电电位之间,插入前述第1电流通路;及第2 NMOSFET,其包含第2电流通路,且于对应之位元线对另一方之位元线与前述放电电位之间,插入前述第2电流通路。16.如申请专利范围第15项之半导体记忆装置,其中前述第1及第2 NMOSFET,系于将前述复数之位元线对之电位于放电电位放电之期间动作。17.如申请专利范围第1项之半导体记忆装置,其中前述至少1个之放电电路系分别对应前述复数之位元线对,所设置之复数之放电电路,个别之前述复数之放电电路系包含:NMOSFET 45,其包含电流通路,且于前述预充电电位与前述放电电位之间插入前述电流通路。18.如申请专利范围第1项之半导体记忆装置,其中前述至少1个之放电电路系分别对应前述复数之位元线对中任意数目之位元线对,所设置之复数之放电电路,个别之前述复数之放电电路系包含:NMOSFET 45,其包含电流通路,且于前述预充电电位与前述放电电位之间插入前述电流通路。19.如申请专利范围第17或18项之半导体记忆装置,其中前述NMOSFET 45,系于将前述复数之位元线对之电位于放电电位放电之期间动作。20.如申请专利范围第18项之半导体记忆装置,其中进一步包含开关电路,其系插入于供给前述预充电电位之讯号线途中者。21.如申请专利范围第20项之半导体记忆装置,其中前述开关电路系藉由前述复数之放电电路,于进行前述预充电电位线之放电动作期间变为非导通,于未进行放电动作期间变为导通地控制。22.如申请专利范围第20项之半导体记忆装置,其中前述开关电路系包含NMOSFET 46。23.如申请专利范围第1项之半导体记忆装置,其中个别之前述复数之位元线预充电.平衡电路系包含:预充电电路,其系连接前述预充电电位与于前述复数之位元线对中所对应之位元线对,将对应之位元线对于前述预充电电位预充电者;及平衡电路,其系连接于前述复数之位元线对中所对应之位元线对,将对应之位元线对平衡者。24.如申请专利范围第23项之半导体记忆装置,其中前述预充电电路系包含:第1 NMOSFET,其包含第1电流通路,且于前述复数之位元线对中所对应之位元线对一方之位元线与前述预充电电位之间,插入前述第1电流通路;及第2 NMOSFET,其包含第2电流通路,且于前述复数之位元线对中所对应之位元线对另一方之位元线与前述预充电电位之间,插入前述第2电流通路。25.如申请专利范围第23项之半导体记忆装置,其中前述平衡电路系包含:NMOSFET 40,其包含电流通路,且于前述复数之位元线对中所对应之位元线对一方及另一方之位元线之间,插入前述电流通路。图式简单说明:图1系表示关于本发明第1实施例之DRAM晶片全体之图案配置。图2A系将图1之DRAM一部份扩大表示之图案配置图。图2B系将由图2A之DRAM取出1个子阵列及其周边电路表示之图案配置图。图3系将图2B子阵列之一部份电路构成取出表示之方块图。图4系表示图3所示之电路及胞列阵构成之电路图。图5系表示图4所示之电路动作一例之波形图。图6系表示图4所示之电路动作其他例之波形图。图7系表示综合图5及图6所示之动作之波形图。图8系表示为产生如图7所示之各控制讯号之定时产生电路其一构成之电路图。图9系图8之定时产生电路其输出入讯号之波形图。图10系表示设置于图4中电路之位元线预充电电位产生电路一例之电路图。图11系将关于本发明第2实施例之DRAM子阵列之一部份电路构成取出表示之电路图。图12系将关于本发明第3实施例之DRAM子阵列之一部份电路构成取出表示之电路图。图13A系将第3实施例之DRAM子阵列之一部份电路构成取出表示之图案配置图。图13B系将图13A子阵列之一部份扩大表示之图案配置图。图13C系将图13B电路之一部份取出表示之电路图。图14系将关于本发明第4实施例之DRAM子阵列之一部份电路构成取出表示之电路图。图15A系将第4实施例之DRAM子阵列之一部份电路构成取出表示之图案配置图。图15B系将图15A子阵列之一部份扩大表示之图案配置图。图15C系将图15B电路之一部份取出表示之电路图。 |
