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Mémoire à semi-conducteur comprenant une paire de moyens d'écriture (4a et 4b) destinée à amener l'une ou l'autre d'une paire de lignes binaires (25a et 25b) à un faible potentiel (24) en fonction d'un signal d'écriture, ainsi qu'un moyen de lecture destiné à détecter les données se trouvant dans l'une ou l'autre des cellules de mémoire (11 et 11') par les lignes binaires (25a et 25b) en réponse à un signal de lecture. Le moyen de lecture comprend une paire de transistors bipolaires (41a et 41b) dont les collecteurs sont connectés à une source d'alimentation à potentiel élevé (22) par un moyen de charge (42a et 42b), et des émetteurs sont connectés aux lignes binaires (25a et 25b). Une paire de circuits-porte (43a et 44a) et (43b et 44b) mettent sélectivement en circuit un des transistors bipolaires (41a et 41b) par application du potentiel élevé de la source d'alimentation (22) à la base d'un transistor bipolaire (41a ou 41b), en réponse au signal de lecture lors de la lecture de données, et ils mettent hors circuit les transistors bipolaires (41a et 41b) par application d'un potentiel élevé à la base de l'autre transistor bipolaire en fonction du signal d'écriture lors de l'écriture de données. Des amplificateurs différentiels (5a et 5b) détectent la différence de potentiel entre les entrées puisque lesdites entrées sont connectées à des collecteurs d'une paire de transistors (41a et 41b) respectivement. |
