| 主权项 |
1.一种静电放电(Electro Static Discharge,ESD)保护电路,系包括:一对PN接面二极体,系置有一讯号输入端,以接收输入该静电放电保护电路之输入讯号;及一静电放电箝制电路(ESD clamp circuit),系电性连接于该对PN接面二极体,该静电放电箝制电路中设置有一电晶体,该电晶体系为一汲极无矽化物隔离块之电晶体;藉此,当有静电放电现象产生时,由该静电放电箝制电路提供一电流接地路径将静电放电电流接地,以避免电路受损害。2.如申请专利范围第1项之静电放电保护电路,其中该静电放电箝制电路中,系包含:一RC延迟(RC delay)电路;及一反相器(Inverter),系与该RC延迟电路相连接,并与该电晶体电性连接;藉此,由该RC延迟电路控制该反相器,使该反相器于静电放电产生时,仍持续提供开启该电晶体所需之偏压,以导通该电晶体中之汲极与源极,以提供该电流接地路径。3.如申请专利范围第1项之静电放电保护电路,其中该静电放电箝制电路所设置之电晶体,系为设置包含至少一场效电晶体,该场效电晶体之一汲极系为一无矽化物隔离块(Non-Silicide Block)设置之形式者。4.如申请专利范围第1项之静电放电保护电路,系另包含有一第一电源线与一第二电源线,乃分别连接至该电晶体之汲极与源极上。5.如申请专利范围第4项之静电放电保护电路,其中该第一电源线与该第二电源线其中之一,系电连接至一接地零电位者。6.如申请专利范围第4项之静电放电保护电路,其中该静电放电箝制电路,系用以提供该第一电源线与该第二电源线间的电流接地路径。7.如申请专利范围第3项之静电放电保护电路,更包含有一耦合电容(Coupling Capacitor),其一端系连接至该场效电晶体之一闸极。8.如申请专利范围第7项之静电放电保护电路,其中当该静电放电产生时,对应于该静电放电的电压,系会透过该耦合电容反应至该电晶体中之闸极。9.一种使用汲极无矽化物隔离块设置之场效电晶体之静电放电(Electro Static Discharge,ESD)保护电路,系与一内部电路(Internal Circuit)电性连接,该静电放电保护电路系包含有:一静电放电箝制电路(ESD clamp circuit),该静电放电箝制电路中包含有至少一场效电晶体及一耦合电容(Coupling Capacitor),该场效电晶体之一汲极为一无矽化物隔离块(Non-Silicide Block)设置之形式;该耦合电容之一端系连接至该场效电晶体之一闸极;及至少一对PN接面二极体,系为该静电放电保护电路之输入端,与该静电放电箝制电路电性连接;藉此,系当有静电放电产生时,该静电放电箝制电路提供该静电放电之一电流接地路径,而将其接地。10.如申请专利范围第9项之使用汲极无矽化物隔离块设置之场效电晶体的静电放电保护电路,其中该静电放电箝制电路中,系包含:一RC延迟(RC delay)电路;及一反相器(Inverter),系与该RC延迟电路相连接,并与该场效电晶体电性连接;藉此,由该RC延迟电路控制该反相器,使该反相器于静电放电产生时,仍持续提供开启该场效电晶体所需之偏压,以导通该场效电晶体中之汲极与源极,以提供该电流接地路径。11.如申请专利范围第9项之使用汲极无矽化物隔离块设置之场效电晶体的静电放电保护电路,更包含有一第一电源线与一第二电源线,乃分别连接至该场效电晶体之汲极与源极上。12.如申请专利范围第11项之使用汲极无矽化物隔离块设置之场效电晶体的静电放电保护电路,其中该第一电源线与该第二电源线其中之一,系电连接至一接地零电位者。13.如申请专利范围第11项之使用汲极无矽化物隔离块设置之场效电晶体的静电放电保护电路,其中该静电放电箝制电路,系用以提供该第一电源线与该第二电源线间的电流接地路径者。图式简单说明:第一图为习知技术之静电保护电路之示意图。第二图习知技术之静电放电保护电路之示意图。第三图A为MOS元件无矽化物隔离块设置之布局示意图。第三图B为MOS元件有矽化物隔离块设置之布局示意图。第四图为美国专利公开案(US 2002/1030390)所揭露之静电放电保护电路用来保护内部电路之示意图。第五图为本发明之静电放电保护电路之示意图。 |
