| 主权项 |
1.一种半导体记忆装置,包括:分别配置于复数字元线及复数位元线之每一交点上之记忆胞,每一上述位元线接续有一端子;以既定数目之前述记忆胞所构成之复数记忆胞区块;虚拟记忆胞区块,设置于前述记忆胞区块之间而由其他记忆胞所构成,并与两端相邻之记忆胞区块保持电性隔离;主位元线,设置于每一前述记忆胞区块及虚拟记忆胞区块,并接续前述位元线其中之一;主位元线控制部,基于位址信号,而将既定电压施加至前述主位元线上、或将前述主位元线往感应放大器接续、亦或控制前述主位元线成为开路状态;假想接地线,接续至前述记忆胞之一及前述其他记忆胞之其他端子;主假想接地线,设置于每一前述记忆胞区块及虚拟记忆胞区块,并与前述假想接地线其中之一接续;以及主假想接地线控制部,基于位址信号,而将既定电压或接地电压施加至前述主假想接地线上、亦或控制前述主假想接地线成为开路状态。2.如申请专利范围第1项所述之半导体记忆装置,其中,构成前述虚拟记忆胞区块之前述其他记忆胞系与前述记忆胞区块中之前述记忆胞相同。3.如申请专利范围第2项所述之半导体记忆装置,其中,前述记忆胞系由MOS电晶体所构成,藉由变化用以控制该MOS电晶体ON或OFF状态之临限电压値,达到记忆资料之操作。4.如申请专利范围第3项所述之半导体记忆装置,其中,用以构成前述虚拟记忆胞区块内之前述其他记忆胞的MOS电晶体,其临限电压値系控制在当前述字元线施加既定电压至其闸极时,该MOS电晶体不会成为ON状态。5.如申请专利范围第1项所述之半导体记忆装置,其中,前述位元线透过各各MOS电晶体而接续至前述主位元线,前述接地线则透过各各其他MOS电晶体而接续至前述假想接地线。6.如申请专利范围第5项所述之半导体记忆装置,其中,前述之一MOS电晶体系设置于前述虚拟记忆胞区块中前述位元线及前述主位元线之间,前述之一MOS电晶体之临限电压値,系控制在既定控制信号之电压下,使该MOS电晶体也不会成为ON状态。7.如申请专利范围第5项所述之半导体记忆装置,其中,前述其他MOS电晶体系设置于前述虚拟记忆胞区块中前述假想接地线及前述主假想接地线之间,前述其他MOS电晶体之临限电压値,系控制在既定控制信号之电压下,使前述其他MOS电晶体也不会成为ON状态。8.如申请专利范围第5项所述之半导体记忆装置,更具有记忆胞选择控制部,基于输入之位址信号,对前述之一电晶体及其他电晶体ON/OFF之状态进行控制,用以选择对应于位址信号之记忆胞,让流通于该记忆胞内之电流流向对应于前述主位元线及主假想接地线之电压状态而进行相关控制。9.如申请专利范围第1项所述之半导体记忆装置,其中,前述主位元线及主假想接地线之配线型样(pattern)系交互地形成。图式简单说明:第1图显示依据本发明之一实施例之半导体记忆装置之构成方块图。第2图显示依据本发明之一实施例之半导体记忆装置之构成方块图。第3图显示第1图之Y选择器电路22.感应放大器电路23之半导体记忆装置之一输出端子附近,例如对应于输出端子TO0之Y选择器部40.Y2选择器部50.感应放大器部60及栓锁部70之构成方块图。第4图显示第1图之爆发解码器29被输入之计数値以及被输出之选择信号値之对应逻辑値表。第5图显示第3图之记忆体胞区域16.Y选择器电路22.感应放大器电路23.VG选择器26及预充电路之对应关系之方块图。第6图显示方块图BK1.方块图BK2.以及含括有虚拟记忆胞区域之方块图BK3关系之概念图;其中,方块图BK1包括:对应于第3图中感应放大器SA3之Y2选择器52-53.Y选择器42.用以构成VG选择器26之单位VG电路的VG电路44.用以构成预充电路27之单位PG电路的PG电路46;方块图BK2包括:对应于感应放大器SA4之Y2选择器52-53.Y选择器42.用以构成VG选择器26之单位VG电路的VG电路45.用以构成预充电路27之单位PG电路的PG电路47。第7图显示第6图中方块BK1之构成方块图。第8图显示第6图中方块BK2之构成方块图。第9图显示第6图中方块BK3之构成方块图。第10图显示第5图中区域Q部分之记忆胞用电晶体之构成,亦即,字元线WD0-WD63其中之一记忆胞排之周边构成的方块图。第11图显示第5图中区域Q部分之记忆胞用电晶体之构成,亦即,字元线WD0-WD63其中之一记忆胞排之周边构成的方块图。第12图显示方块图BK4以及方块图BK5关系之概念图;其中,方块图BK4系选取自:对应于第3图中感应放大器SA3之预充电路27A、VG选择器26A、记忆胞极板16A0.Y选择器部40及Y2选择器部50之部分;方块图BK5系选取自:对应于感应放大器SA4之预充电路27A、VG选择器26A、记忆胞极板16A0.Y选择器部40及Y2选择器部50之部分。第13图显示第12图中方块BK4之构成方块图。第14图显示第12图中方块BK5之构成方块图。第15图显示第12图区域R部分所选取之记忆胞极板16A0之字元线WD0-WD4095内之字元线WD0-WD63其中之一胞记忆排之周边构成方块图。 |
