| 主权项 |
1.一种主动像素感测单元(active pixel sensor cell, APScell),其包含有:一绝缘区,设于一半导体基底中,环烧该主动像素感测单元设置并隔离该主动像素感测单元,其中该绝缘区与该主动像素感测单元之其他元件具有一绝缘区交界;一感光二极体,设置于该半导体基底中,其中该感光二极体具有一第一掺杂区;一护环,环状包围该第一掺杂区并具有一缺口,且该护环系设置于该第一掺杂区外围之该绝缘区交界处;一第一电晶体,其具有一第一闸极,电连接于该第一掺杂区;以及一第二电晶体,该第二电晶体与该第一电晶体具有一共用汲极,且该第一掺杂区电连接于该第二电晶体之源极,该第二电晶体具有一第二闸极设置于该缺口处之该半导体基底上,且该第二闸极不与该绝缘区交界重叠。2.如申请专利范围第1项之主动像素感测单元,其中当开启该第二电晶体时,该第二闸极下方之该半导体基底会产生一半导体通道。3.如申请专利范围第2项之主动像素感测单元,其中该半导体通道之形状系受限于该缺口之大小。4.如申请专利范围第3项之主动像素感测单元,其中该护环具有一第一端以及一第二端,该第一端与该第二端之间距即为该缺口。5.如申请专利范围第4项之主动像素感测单元,其中该半导体通道之宽度系决定于该第一端与该第二端之间距。6.如申请专利范围第2项之主动像素感测单元,其中该半导体通道之长度系决定于该第一掺杂区与该共用汲极之间距。7.如申请专利范围第2项之主动像素感测单元,其中该共用汲极另包含有一轻掺杂汲极区(lightly dopeddrain, LDD),且该半导体通道之长度系决定于该第一掺杂区与该轻掺杂汲极区之间距。8.如申请专利范围第1项之主动像素感测单元,其中该护环系为一接合(junction)护环。9.如申请专利范围第1项之主动像素感测单元,其中该共用汲极系为一第二掺杂区。10.如申请专利范围第9项之主动像素感测单元,其中该第一与该第二掺杂区系为N+掺杂区,而该护环系为一接合P型掺杂区。11.如申请专利范围第9项之主动像素感测单元,其中该第一与该第二掺杂区系为P十掺杂区,而该护环系为一接合N型掺杂区。12.如申请专利范围第1项之主动像素感测单元,其中该第一电晶体系作为一电流汲取元件(currentsource follower),而该第二电晶体系作为一重置元件。13.如申请专利范围第1项之主动像素感测单元,其中该主动像素感测单元另包含有一第三电晶体,作为一列选择元件。14.如申请专利范围第1项之主动像素感测单元,其中该绝缘区系为一浅沟绝缘(shallow trench isolation,STI)或一场氧化层(field oxide layer, FOX)。15.一种电晶体,设于一半导体基底上,该半导体基底包含有一绝缘区围烧该电晶体设置,该电晶体包含有:一第一离子掺杂区以及一第二离子掺杂区,设于该半导体基底中;以及一闸极,设于该半导体基底上,且当该闸极导通时,该闸极下之该半导体基底会产生一半导体通道,而该半导体通道不与该绝缘区相接触。16.如申请专利范围第15项之电晶体,其中该半导体通道与该绝缘区之间设有一P/N接合区,以隔离该半导体通道与该绝缘区。17.如申请专利范围第16项之电晶体,其中该第一与该第二掺杂区系为N+掺杂区,而该P/N接合区系为一接合P型掺杂区。18.如申请专利范围第16项之电晶体,其中该第一与该第二掺杂区系为P+掺杂区,而该P/N接合区系为一接合N型掺杂区。19.如申请专利范围第16项之电晶体,其中该P/N接合区系设于该闸极之两侧,具有一第一端以及一第二端,而该半导体通道之宽度系决定于该第一端与该第二端之间距。20.如申请专利范围第16项之电晶体,其中该P/N接合区系环状包围该第一掺杂区或该第二掺杂区。21.如申请专利范围第15项之电晶体,其中该电晶体系应用于一主动像素感测单元中。22.如申请专利范围第21项之电晶体,其中该第一掺杂区系用来当作该主动像素感测单元之一感光二极体。23.如申请专利范围第21项之电晶体,其中该电晶体系用来当作该主动像素感测单元之一重置电晶体。24.如申请专利范围第23项之电晶体,其中该主动像素感测单元另包含有一电流汲取电晶体,而该第二掺杂区系为该重置电晶体与该电流汲取电晶体之共用汲极或源极。25.如申请专利范围第15项之电晶体,其中该半导体通道之长度系决定于该第一与该第二掺杂区之间距。26.如申请专利范围第15项之电晶体,其中该绝缘区系为一浅沟绝缘或一场氧化层。图式简单说明:第1图为一习知主动像素感测单元的示意图。第2图为第1图所示主动像素感测单元之元件布局的顶视图。第3图为习知一具有高讯号对杂讯比之主动像素感测单元的元件布局顶视图。第4图为本发明一主动像素感测单元的示意图。第5图为第4图所示主动像素感测单元之元件布局的顶视图。第6图为第5图所示虚线圆圈处沿AA'切线的纵剖面图。 |
