| 主权项 |
1.一种使用多层硬式罩幕之接触窗蚀刻制程,包括 下列步骤: 提供一基底,其具有一元件区及一对准区,其中该 对准区具有一开口图案以作为一对准标记; 在该基底上方形成一介电层并填入该开口图案; 在该介电层上依序形成第一复晶矽层、氧化矽层 、及第二复晶矽层以作为该多层硬式罩幕; 去除该开口图案上方之该第二复晶矽层而露出该 氧化矽层; 图案化该元件区上方之该多层硬式罩幕,以在其中 形成复数孔洞而露出下方的该介电层;以及 以该图案化的多层硬式罩幕作为一蚀刻罩幕以去 除该露出的介电层及该开口图案上方之该氧化矽 层,而在该元件区形成复数接触窗且露出该开口图 案上方之该第一复晶矽层。 2.如申请专利范围第1项所述之使用多层硬式罩幕 之接触窗蚀刻制程,其中该介电层包括硼磷矽玻璃 及四乙基矽酸盐所构成的氧化物之任一种。 3.如申请专利范围第1项所述之使用多层硬式罩幕 之接触窗蚀刻制程,其中该第一复晶矽层之厚度小 于该第二复晶矽层。 4.如申请专利范围第3项所述之使用多层硬式罩幕 之接触窗蚀刻制程,其中该第一复晶矽层之厚度在 300到500埃的范围,且该第二复晶矽层之厚度在400到 600埃的范围。 5.如申请专利范围第1项所述之使用多层硬式罩幕 之接触窗蚀刻制程,其中该氧化矽层之厚度在100到 200埃的范围。 6.如申请专利范围第1项所述之使用多层硬式罩幕 之接触窗蚀刻制程,其中该等接触窗系包括位元线 接触窗、闸极接触窗、及基底接触窗之任一种。 7.如申请专利范围第1项所述之使用多层硬式罩幕 之接触窗蚀刻制程,更包括下列步骤: 在该元件区的该多层硬式罩幕上及该等接触窗之 内表面以及该对准区上方之该第一复晶矽层上顺 应性形成一阻障层; 在该阻障层上方形成一金属层并填满该等接触窗; 以及 平坦化该金属层。 8.如申请专利范围第7项所述之使用多层硬式罩幕 之内连线制程,其中该阻障层包括钛及氮化钛。 9.如申请专利范围第7项所述之使用多层硬式罩幕 之内连线制程,其中该金属层系一钨金属层。 10.如申请专利范围第7项所述之使用多层硬式罩幕 之内连线制程,其中藉由化学机械研磨来平坦化该 金属层。 11.一种具有多层硬式罩幕之半导体装置,包括: 一基底,其具有一元件区及一对准区,其中该对准 区具有一第一开口图案以作为一对准标记; 一介电层,设置于该基底上方并填入该第一开口图 案中,其中位于该元件区之该介电层具有复数接触 窗; 第一复晶矽层、氧化矽层、及第二复晶矽层依序 设置于该介电层上,以作为该多层硬式罩幕,其中 位于该元件区之该多层硬式罩幕具有复数孔洞以 露出该等接触窗且位于该第一开口图案上之该多 层硬式罩幕具有一第二开口图案以露出该第一复 晶矽层; 一阻障层,顺应性设置于该多层硬式罩幕上及该等 接触窗与该第二开口图案之内表面;以及 一金属层,设置于该阻障层上方并填满该等接触窗 及该第二开口图案。 12.如申请专利范围第11项所述之具有多层硬式罩 幕之半导体装置,其中该介电层包括硼磷矽玻璃及 四乙基矽酸盐所构成的氧化物之任一种。 13.如申请专利范围第11项所述之具有多层硬式罩 幕之半导体装置,其中该第一复晶矽层之厚度小于 该第二复晶矽层。 14.如申请专利范围第11项所述之具有多层硬式罩 幕之半导体装置,其中该第一复晶矽层之厚度在300 到500埃的范围,且该第二复晶矽层之厚度在400到600 埃的范围。 15.如申请专利范围第11项所述之具有多层硬式罩 幕之半导体装置,其中该氧化矽层之厚度在100到200 埃的范围。 16.如申请专利范围第11项所述之具有多层硬式罩 幕之半导体装置,其中该等接触窗系包括位元线接 触窗、闸极接触窗、及基底接触窗之任一种。 17.如申请专利范围第11项所述之具有多层硬式罩 幕之半导体装置,其中该阻障层包括钛及氮化钛。 18.如申请专利范围第11项所述之具有多层硬式罩 幕之半导体装置,其中该金属层系一钨金属层。 图式简单说明: 第1图系绘示出传统使用单层复晶矽硬式罩幕之半 导体装置剖面示意图。 第2A到2E图系绘示出根据本发明实施例之使用多层 硬式罩幕形成接触插塞之方法剖面示意图。 |
