发明名称 快闪记忆体之制造方法
摘要 一种快闪记忆体之制造方法,首先于基底上形成具有多数个第一开口之罩幕层。然后,于第一开口底部形成穿隧介电层。接着,于第一开口之侧壁形成条状导体间隙壁,并于第一开口底部之基底中形成源极/汲极区。然后,图案化条状导体间隙壁以形成浮置闸极,并于基底上形成第一闸间介电层。接着,于基底上形成填满第一开口之控制闸极后,移除罩幕层而形成第二开口。接着,于第二开口底部形成闸介电层并于浮置闸极之侧壁、控制闸极之侧壁及顶部上形成第二闸间介电层。之后,于浮置闸极上形成填满浮置闸极间的第二开口之多数条字元线。
申请公布号 TWI253719 申请公布日期 2006.04.21
申请号 TW093134870 申请日期 2004.11.15
申请人 力晶半导体股份有限公司 发明人 张格荥;张驌远
分类号 H01L21/8247 主分类号 H01L21/8247
代理机构 代理人 詹铭文 台北市中正区罗斯福路2段100号7楼之1;萧锡清 台北市中正区罗斯福路2段100号7楼之1
主权项 1.一种快闪记忆体之制造方法,包括: 提供一基底; 于该基底上形成一罩幕层; 图案化该罩幕层以形成多数个第一开口; 于该些第一开口底部形成一穿隧介电层; 于该些第一开口之侧壁形成多数个条状导体间隙 壁; 以该些条状导体间隙壁为罩幕,于该些第一开口底 部之该基底中形成多数个源极/汲极区; 图案化该些条状导体间隙壁以形成多数个浮置闸 极; 于该基底上形成一第一闸间介电层; 于该基底上形成填满该些第一开口之多个控制闸 极; 移除该罩幕层,而形成多数个第二开口; 于该些第二开口底部形成一闸介电层并于该些浮 置闸极之侧壁、该些控制闸极之侧壁及顶部上形 成一第二闸间介电层;以及 于该些浮置闸极上形成多数条字元线,该些字元线 填满该些浮置闸极间的该些第二开口,且该些字元 线之延伸方向与该些源极/汲极区之延伸方向交错 。 2.如申请专利范围第1项所述之快闪记忆体之制造 方法,其中于该些第一开口之侧壁形成该些条状导 体间隙壁之步骤包括: 于该基底上形成一第一导体层; 以自行对准之方式,利用非等向性蚀刻制程移除部 分该第一导体层,以于该第一开口之侧壁形成该些 条状导体间隙壁。 3.如申请专利范围第1项所述之快闪记忆体之制造 方法,其中于该基底上形成填满该些第一开口之该 些控制闸极之步骤包括: 于该基底上形成一第二导体层;以及 移除该些第一开口以外之部分该第二导体层,以形 成该些控制闸极。 4.如申请专利范围第3项所述之快闪记忆体之制造 方法,其中移除该些第一开口以外之部分该第二导 体层之方法包括非等向性蚀刻制程或化学机械研 磨法。 5.如申请专利范围第1项所述之快闪记忆体之制造 方法,其中该些导体间隙壁之顶部低于该罩幕层表 面。 6.如申请专利范围第1项所述之快闪记忆体之制造 方法,其中该第一闸间介电层之材质包括氧化矽/ 氮化矽/氧化矽。 7.如申请专利范围第1项所述之快闪记忆体之制造 方法,其中该第二闸间介电层之材质包括氧化矽。 8.如申请专利范围第1项所述之快闪记忆体之制造 方法,其中该闸介电层之材质包括氧化矽。 9.如申请专利范围第1项所述之快闪记忆体之制造 方法,其中于该些第二开口底部形成该闸介电层并 于该些浮置闸极之侧壁、该些控制闸极之侧壁及 顶部上形成该第二闸间介电层之方法包括热氧化 法。 10.如申请专利范围第1项所述之快闪记忆体之制造 方法,其中该些浮置闸极、该些控制闸极之材质包 括掺杂多晶矽。 11.如申请专利范围第1项所述之快闪记忆体之制造 方法,其中该罩幕层之材质包括与该些浮置闸极、 该些控制闸极之材质具有不同蚀刻选择性者。 12.如申请专利范围第11项所述之快闪记忆体之制 造方法,其中该罩幕层之材质包括氮化矽。 13.如申请专利范围第1项所述之快闪记忆体之制造 方法,其中于该基底上形成该罩幕层之步骤前,更 包括于该基底上形成一衬层。 14.如申请专利范围第13项所述之快闪记忆体之制 造方法,其中该衬层之形成方法包括热氧化法。 15.如申请专利范围第13项所述之快闪记忆体之制 造方法,其中图案化该罩幕层以形成该些第一开口 之步骤后,更包括移除该些第一开口所暴露的该衬 层。 16.一种快闪记忆体,包括: 一基底; 多数个埋入式位元线,平行设置于该基底中,并往 一第一方向延伸; 多数条字元线,平行设置于该基底上,并往一第二 方向延伸,该第二方向与该第一方向交错; 多数个选择闸极,设置于该些字元线下方、且位于 该些埋入式位元线之间,该些选择闸极与该些埋入 式位元线相距一段距离; 多数个浮置闸极,成/行列配置,分别设置于该些选 择闸极侧壁,该些浮置闸极与该些埋入式位元线邻 接,该些浮置闸极邻接该些选择闸极之顶部具有尖 锐之转角,且低于该些选择闸极表面; 多数条控制闸极,设置于该些埋入式位元线上方, 且填满相邻两浮置闸极之间的间隙; 多数个第一闸间介电层,设置于该些控制闸极与该 些浮置闸极之间及该些控制闸极与该些埋入式位 元线之间; 多数个第二闸间介电层,设置于该些字元线与该些 控制闸极之间及该些选择闸极与该些浮置闸极之 间; 多数个闸介电层,设置于该些选择闸极与该基底之 间;以及 多数个穿隧介电层,设置于该些浮置闸极与该基底 之间。 17.如申请专利范围第16项所述之快闪记忆体,其中 该些字元线与该些选择闸极是成为一体的。 18.如申请专利范围第16项所述之快闪记忆体,其中 该第一闸间介电层之材质包括氧化矽/氮化矽/氧 化矽。 19.如申请专利范围第16项所述之快闪记忆体,其中 该些第二闸间介电层、该些闸介电层、该些穿隧 介电层之材质包括氧化矽。 20.如申请专利范围第16项所述之快闪记忆体,其中 该些浮置闸极、该些控制闸极之材质包括掺杂多 晶矽。 图式简单说明: 图1绘示为习知之具有双浮置闸极的快闪记忆体之 剖面图。 图2A至图2E所绘示为本发明较佳实施例之一种快闪 记忆体之制造流程上视图。 图3A至图3E为分别绘示图2A至图2E中沿A-A线之制造 流程剖面图。
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