| 摘要 |
<p>Die vorliegende Erfindung betrifft einen vertikalen Transistor (1), der beispielsweise in einer DRAM-Speicherzelle verwendet wird. Bei DRAM-Speicherzellen ist es üblich, die einzelnen Speicherzellen mit einem Isolationsgraben (6) (STI) voneinander zu isolieren. Dabei wird der vertikale Transistor (1) durch den Isolationsgraben (6) als SOI-Transistor ausgebildet, da sein Kanalgebiet durch den Isolationsgraben (6) von einem Substrat (2) isoliert wird. Die vorliegende Erfindung betrifft eine Anordnung und ein Verfahren zum Anschließen des Kanalgebiets (5) des vertikalen Transistors (1) an das Substrat (2), indem eine leitende Schicht (10) in dem Isolationsgraben (6) zwischen einer unteren Isolationsfüllung (8) und einer oberen Isolationsfüllung (9) angeordnet wird.</p> |
