| 主权项 |
1.一种用于在一积体电路之一资料滙流排与一记忆体装置之资料滙流排之间传送资料之资料介面,该积体电路具有的一资料滙流排宽度大于该记忆体装置之资料滙流排宽度,该介面包含:一资料写入区段,其用于自该积体电路资料滙流排向该记忆体装置资料滙流排顺序性地传送由该积体电路资料滙流排输出的资料的复数个选定子集,其中每一资料子集皆由该积体电路资料滙流排同时输出;及一资料读取区段,其用于组合并自该记忆体装置资料滙流排向该积体电路资料滙流排传送由该记忆体装置资料滙流排顺序性提供的资料,其中该传送资料宽度与该积体电路资料滙流排之资料宽度相匹配。2.根据申请专利范围第1项之资料介面,其中该记忆体装置系一四倍资料速率记忆体装置。3.根据申请专利范围第1项之资料介面,其进一步包含一资料输入区段,该资料输入区段用于将来自该记忆体装置资料滙流排之资料传送至该资料写入区段,其中该资料输入区段包括一用于延迟来自该记忆体装置资料滙流排之资料之延迟区段。4.根据申请专利范围第1项之资料介面,其中该资料写入区段可组态用于支持自该积体电路资料滙流排向任一其资料滙流排宽度小于该积体电路资料滙流排之宽度之记忆体装置之资料传送,及其中该资料读取区段可组态用于支持自任一其资料滙流排宽度小于该积体电路资料滙流排宽度之记忆体装置至该积体电路资料滙流排之资料传送。5.根据申请专利范围第1项之资料介面,其中该资料写入区段包含一多工器,该多工器包括:一资料输入滙流排,其具有的一宽度等于或大于该积体电路资料滙流排之宽度;及一资料输出滙流排,其具有的一宽度小于该积体电路资料滙流排之宽度但等于或大于该记忆体装置资料滙流排之宽度,及其中该资料读取区段包含:复数个输入暂存器,其中该等输入暂存器之输出端有效耦合至该积体电路资料滙流排;及一延迟暂存器,其中该延迟暂存器之输入端有效耦合至该记忆体装置资料滙流排,其中该等输入暂存器之一之输入端有效耦合至该记忆体装置资料滙流排,及其中该等输入暂存器中另一暂存器之输入端有效耦合至该记忆体装置资料滙流排。6.根据申请专利范围第1项之资料介面,尚包括一电脑网路,及至少一储存装置有效耦合至该电脑网路。7.一种用于在一积体电路之一资料滙流排与一记忆体装置之资料滙流排之间传送资料之方法,该积体电路具有的一资料滙流排宽度大于该记忆体装置之资料滙流排宽度,该方法包含:自该积体电路资料滙流排向该记忆体装置资料滙流排顺序性地传送由该积体电路资料滙流排输出的资料的复数个选定子集,其中每一资料子集皆由该积体电路资料滙流排同时输出;及自该记忆体装置资料滙流排至该积体电路资料滙流排组合并记忆体装置传送由该记忆体装置资料滙流排顺序性提供的资料,其中该传送资料宽度与该积体电路资料滙流排之资料宽度相匹配。8.根据申请专利范围第7项之方法,其进一步包含延迟来自该记忆体装置资料滙流排之资料之步骤。9.一种包含一组可执行指令之机器可读媒体,该组可执行指令藉由使一处理器执行如下步骤而使该处理器在一积体电路之一资料滙流排与一记忆体装置之资料滙流排之间传送资料:自该积体电路资料滙流排向该记忆体装置资料滙流排顺序性地传送由该积体电路资料滙流排输出的资料的复数个选定子集,其中每一资料子集皆由该积体电路资料滙流排同时输出;及自该记忆体装置资料滙流排向该积体电路资料滙流排组合及记忆体装置传送由该记忆体装置资料滙流排顺序性提供的资料,其中该传送资料宽度与该积体电路资料滙流排之资料宽度相匹配。10.一种用于在一具有一资料滙流排之积体电路与一具有一资料滙流排之记忆体装置之间传送资料之资料介面,该积体电路具有的一资料滙流排宽度大于该记忆体装置之资料滙流排宽度,该介面包含:一资料写入区段,其包含一多工器,该多工器包括:一资料输入滙流排,其具有的一宽度等于或大于该积体电路资料滙流排之宽度;及一资料输出滙流排,其具有的一宽度小于该积体电路资料滙流排之宽度但等于或大于该记忆体装置资料滙流排之宽度;及一资料读取区段,其包括:复数个至少两个输入暂存器,其中该等输入暂存器之输出端有效耦合至该积体电路资料滙流排,及一延迟暂存器,其中该延迟暂存器之输入端有效耦合至该记忆体装置资料滙流排,其中该复数个输入暂存器中一暂存器之输入端有效耦合至该延迟暂存器之资料输出端,及其中该等输入暂存器中另一暂存器之输入端有效耦合至该记忆体装置资料滙流排。11.根据申请专利范围第10项之资料介面,其中该记忆体装置系一四倍资料速率记忆体装置。12.根据申请专利范围第10项之资料介面,其进一步包含一有效耦合至该记忆体装置资料滙流排之资料延迟元件。13.根据申请专利范围第10项之资料介面,其中该记忆体装置可系任一其资料滙流排宽度小于该积体电路资料滙流排之宽度之记忆体装置,其中该多工器包括一用于指定该记忆体装置之宽度之控制输入端,及其中该资料读取区段进一步包含:一移位暂存器,其中该移位暂存器之输入端有效耦合至该记忆体装置资料滙流排,及其中一第三输入暂存器之输入端有效耦合至该移位暂存器输出端;一第二延迟暂存器,其由一第一及第二串接暂存器构成,其中该第二延迟暂存器之输入端有效耦合至该记忆体装置资料滙流排;及复数个多工器,其中每一多工器之输出端皆有效耦合至一不同输入暂存器之输入端,其中一第一多工器之输入端有效耦合至该第二延迟暂存器及该移位暂存器之输出端,其中一第二多工器之输入端有效耦合至该第二延迟暂存器及该延迟暂存器之输出端,及其中一第三多工器之输入端有效耦合至该移位暂存器之第一串接暂存器之输出端及该记忆体装置资料滙流排。14.根据申请专利范围第13项之资料介面,其中该第一多工器之输出端有效耦合至该第三暂存器之输入端,该第二多工器之输出端有效耦合至该复数个输入暂存器之一,及该第三多工器之输出端有效耦合至一第四输入暂存器。15.根据申请专利范围第13项之资料介面,其中每一该等多工器皆包括一控制输入端,该控制输入端用于指定该记忆体装置资料滙流排之宽度及控制该等多工器之输出。16.根据申请专利范围第10项之资料介面,其进一步包含一用于自一第一资料路径及一第二资料路径选择资料之资料输入选择器,其中该第一资料路径及该第二资料路径以不同之计时传送资料,该资料输入选择器包含:一资料选择多工器,其具有一第一资料输入端和一第二资料输入端、一资料输出端及一资料选择器输入端,其中该资料选择多工器之第一资料输入端及第二资料输入端中之一有效耦合至该记忆体装置资料滙流排,及其中该资料选择多工器之资料输出端有效耦合至该资料读取区段,以使该资料读取区段经由该资料选择多工器有效耦合至该记忆体装置资料滙流排;及一延迟元件,其具有一资料输入端及一资料输出端,其中该延迟元件之资料输出端有效耦合至该多工器之第一资料输入端,其中该延迟元件之资料输入端有效耦合至该第一资料路径及该第二资料路径中之一资料路径,及其中该多工器之第二资料输入端直接耦合至该第一资料路径及该第二资料路径中另一资料路径。17.根据申请专利范围第10项之资料介面,尚包括一电脑网路,及至少一储存装置有效耦合至该电脑网路。18.一种用于自一第一资料输出装置及一第二资料输出装置选择资料之资料输入处理器,其中该第一资料输出装置及该第二资料输出装置以不同计时输出资料,该资料输入处理器包含:一多工器,其具有一第一资料输入端、一第二资料输入端、一资料输出端及一资料选择器输入端;及一延迟元件,其具有一资料输入端及一资料输出端,其中该延迟元件之资料输出端有效耦合至该多工器之第一资料输入端,及其中该延迟元件之资料输入端有效耦合至该第一资料输出装置之资料输出端,其中该第二资料输出装置之资料输出端有效耦合至该多工器之第二资料输入端。19.根据申请专利范围第18项之资料输入处理器,其中该多工器之资料选择器输入端系可操作,以便选择该多工器之经延迟的第一资料输入及该多工器之第二资料输入之一以供自该多工器输出。20.根据申请专利范围第18项之资料输入处理器,其中根据该第一资料输出装置与该第二资料输出装置之间的一资料输出计时差来预定该延迟元件之时间延迟特征。21.根据申请专利范围第18项之资料输入处理器,其中该第一资料输出装置系一QDR I型记忆体装置,而该第二资料输出装置系一QDR II型记忆体装置。22.根据申请专利范围第18项之资料输入处理器,尚包括一积体电路,其有效耦合至该第一资料输出装置及该第二资料输出装置之一。23.根据申请专利范围第18项之资料输入处理器,尚包括一电脑网路,该电脑网路包含至少一积体电路及至少一记忆体装置。24.一种用于自一第一记忆体装置与一第二记忆体装置中选择资料之资料输入选择器,其中该第一记忆体装置及该第二记忆体装置以不同之计时发送资料,该资料输入选择器包含:用于延迟自该第一记忆体装置输出之资料之构件;及用于选择自该第一记忆体装置输出之延迟资料及自该第二记忆体装置输出之资料之一之构件。25.根据申请专利范围第24项之资料输入选择器,其中该第一记忆体装置系一QDR型I记忆体装置,而该第二记忆体装置系一QDR型II记忆体装置。26.根据申请专利范围第24项之资料输入选择器,尚包括一积体电路,其有效耦合至该第一资料输出装置与该第二资料输出装置之一。27.根据申请专利范围第24项之资料输入选择器,尚包括一电脑网路,该电脑网路包含至少一积体电路及至少一记忆体装置。28.一种具有一记忆体资料介面之积体电路,该记忆体资料介面用于在一积体电路之一资料滙流排与一记忆体装置之资料滙流排之间传送资料,该积体电路具有的一资料滙流排宽度大于该记忆体装置之资料滙流排宽度,该介面包含:一资料写入区段,其用于自该积体电路资料滙流排向该记忆体装置资料滙流排顺序性地传送由该积体电路资料滙流排输出的资料的复数个选定子集,其中每一资料子集皆由该积体电路资料滙流排同时输出;及一资料读取区段,其用于自该记忆体装置资料滙流排向该积体电路资料滙流排组合及记忆体装置传送由该记忆体装置资料滙流排顺序性提供的资料,其中该传送资料宽度与该积体电路资料滙流排之资料宽度相匹配。29.根据申请专利范围第28项之积体电路,尚包括一电脑网路,该电脑网路包含至少一有效耦合至该积体电路之记忆体装置。30.一种具有一记忆体资料介面之积体电路,该记忆体资料介面用于在一具有一资料滙流排之积体电路与一具有一资料滙流排之记忆体装置之间传送资料,该积体电路具有的一资料滙流排宽度大于该记忆体装置之资料滙流排宽度,该介面包含:一资料写入区段,其包含一多工器,该多工器包括:一资料输入滙流排,其宽度等于或大于该积体电路资料滙流排之宽度;及一资料输出滙流排,其宽度小于该积体电路资料滙流排之宽度但等于或大于该记忆体装置资料滙流排之宽度;及一资料读取区段,其包括:复数个至少两个输入暂存器,其中该等输入暂存器之输出端有效耦合至该积体电路资料滙流排;及一延迟暂存器,其中该延迟暂存器之输入端有效耦合至该记忆体装置资料滙流排,其中该复数个输入暂存器中一暂存器之输入端有效耦合至该延迟暂存器之资料输出端,及其中该等输入暂存器中另一暂存器之输入端有效耦合至该记忆体装置资料滙流排。31.根据申请专利范围第30项之积体电路,尚包括一电脑网路,该电脑网路包含至少一有效耦合至该积体电路之记忆体装置。32.一种具有一资料选择区段之积体电路,该资料选择区段用于自一第一资料输出装置及一第二资料输出装置中选择资料,其中该第一资料输出装置及该第二资料输出装置以不同之计时输出资料,该资料选择区段包含:一多工器,其具有一第一资料输入端、一第二资料输入端、一资料输出端及一资料选择器输入端;及一延迟元件,其具有一资料输入端及一资料输出端,其中该延迟元件之资料输出端有效耦合至该多工器之第一资料输入端,及其中该延迟元件之资料输入端有效耦合至该第一资料输出装置之资料输出端,其中该第二资料输出装置之资料输出端有效耦合至该多工器之第二资料输入端。图式简单说明:图1系一实例性方块图,其展示根据本发明一较佳实施例,用于补偿QDR-I装置与QDR-II装置之间资料传送率差异的一电路组态;图2系一实例性计时图,其展示根据本发明一较佳实施例,自QDR-I、QDR-II源读取资料的资料读取顺序及来自QDR-I之延迟资料;图3系一实例性方块图,其展示根据本发明一较佳实施例,将来自一64位元内部滙流排之资料写入一16位元外部记忆体滙流排;图4系另一实例性方块图,其展示根据本发明一较佳实施例,将来自一64位元内部滙流排之资料写入一16位元外部记忆体滙流排;图5系再一实例性方块图,其展示根据本发明一较佳实施例,将来自一64位元内部滙流排之资料写入一16位元外部记忆体滙流排;图6系再一实例性方块图,其展示根据本发明一较佳实施例,将来自一64位元内部滙流排之资料写入一16位元外部记忆体滙流排;图7系一实例性方块图,其展示根据本发明一较佳实施例,将来自一64位元内部滙流排之资料写入一32位元外部记忆体滙流排;图8系另一实例性方块图,其展示根据本发明一较佳实施例,将来自一64位元内部滙流排之资料写入一32位元外部记忆体滙流排;图9系一示意图,其展示根据本发明一较佳实施例,将来自一72位元内部资料路径之资料写入一36位元记忆体装置;图10系一示意图,其展示根据本发明一较佳实施例,将来自一72位元内部资料路径之资料写入一18位元记忆体装置;图11系一实例性方块图,其展示根据本发明一较佳实施例,将来自一16位元记忆体装置之资料写入一64位元内部资料滙流排;图12系另一实例性方块图,其展示根据本发明一较佳实施例,将来自一16位元记忆体装置之资料写入一64位元内部资料滙流排;图13系再一实例性方块图,其展示根据本发明一较佳实施例,将来自一16位元记忆体装置之资料写入一64位元内部资料滙流排;图14系再一实例性方块图,其展示根据本发明一较佳实施例,将来自一16位元记忆体装置之资料写入一64位元内部资料滙流排;图15系一实例性方块图,其展示根据本发明一较佳实施例,将来自一32位元记忆体装置之资料写入一64位元内部资料滙流排;图16系再一实例性方块图,其展示根据本发明一较佳实施例,将来自一32位元记忆体装置之资料写入一64位元内部资料滙流排;及图17系一展示一介面之实例性方块图,该介面能够将来自一32位元或16位元记忆体装置之资料写入一ASIC装置之64位元内部资料滙流排。 |
