| 主权项 |
1.一种延迟电路,包含:一具有两个或更多个预定之延迟级的延迟部份,在其中,预定的延迟时间系加入至一输入讯号;及选择开关部份,其系用于适当地结合预定的延迟级及建立输出一具有想要之延迟时间之输入讯号的延迟路径,其中该等选择开关部份包含:用于输入来自该输入讯号之传播讯号的缓冲器部份;及用于在该延迟路径建立于该延迟部份时作动该等缓冲器部份的选择部份。2.如申请专利范围第1项所述之延迟电路,其中,在该延迟部份中,该等预定的延迟级系设置有用于输出具有预定之延迟时间之个别之延迟输出讯号之个别的延迟输出端,而选择开关部份系设置给每一个别之延迟输出端,在该等选择开关部份中之缓冲器部份的输入端系连接至个别的延迟输出端而该等选择开关部份的输出端系相互地连接。3.如申请专利范围第1项所述之延迟电路,其中,在该延迟部份中,该等预定之延迟级系设置有用于输入被加入有预定之延迟时间之讯号之个别的延迟输入端,而该等输入讯号的上升延迟时间与下降延迟时间被平衡俾可实质上均称,而选择开关部份系设置给每一个别的延迟输入端,选择开关部份的输出端系连接至该等个别的延迟输入端而该等缓冲器部份的输入端系相互地连接。4.如申请专利范围第1项所述之延迟电路,其中,在该等选择开关部份中,该等缓冲器部份系设置有第一电晶体,该等第一电晶体的闸极端系设定作为输入端,而该等选择部份系设置有第二电晶体,用于建立延迟部份中之延迟路径的控制讯号系输入至该等第二电晶体的闸极端,而该第一与第二电晶体系串联地连接在选择开关部份之输出端与一第一电源供应电压之间。5.如申请专利范围第4项所述之延迟电路,其中,该等第一电晶体系设置于选择开关部份的输出端侧而该等第二电晶体系设置于该第一电源供应电压侧。6.如申请专利范围第4项所述之延迟电路,其中,该等第一电晶体系设置于该第一电源供应电压侧而该等第二电晶体系设置于选择开关部份的输出端侧。7.如申请专利范围第4项所述之延迟电路,其中,在该等选择开关部份中,该等缓冲器部份系进一步设置有第三电晶体,该等第三电晶体的闸极端被设定作为输入端,而该等选择部份系进一步设置有第四电晶体,用于建立延迟部份中之延迟路径的控制讯号系输入至第四电晶体的闸极端,而第三和第四电晶体系串联地连接在选择开关部份的输出端与一第二电源供应电压之间。8.如申请专利范围第7项所述之延迟电路,其中,该第一和第三电晶体系设置于选择开关部份的输出端侧,该等第二电晶体系设置于该第一电源供应电压侧,而该等第四电晶体系设置于该第二电源供应电压侧。9.如申请专利范围第7项所述之延迟电路,其中,该第二和第四电晶体系设置于选择开关部份的输出端侧,该等第一电晶体系设置于该第一电源供应电压侧,而该等第三电晶体系设置于该第二电源供应电压侧。10.如申请专利范围第4项所述之延迟电路,其中,该第一电源供应电压是为一电源供应电压电位而该第一和第二电晶体是为PMOS电晶体。11.如申请专利范围第4项所述之延迟电路,其中,该第一电源供应电压是为接地电位而该第一与第二电晶体是为NMOS电晶体。12.如申请专利范围第7项所述之延迟电路,其中,该第二电源供应电压是为电源供应电压电位而该第三和第四电晶体是为PMOS电晶体。13.如申请专利范围第7项所述之延迟电路,其中,该第二电源供应电压是为接地电位而该第三与第四电晶体是为NMOS电晶体。14.如申请专利范围第4项所述之延迟电路,其中,该等第二电晶体的驱动能力系比该等第一电晶体的驱动能力大。15.如申请专利范围第7项所述之延迟电路,其中,该等第四电晶体的驱动能力系比该等第三电晶体的驱动能力大。16.如申请专利范围第2项所述之延迟电路,其中,在该延迟部份中,该等个别的延迟输出端系连接至下一个预定之延迟级的输入端而数个预定的延迟级系串联地连接。17.如申请专利范围第3项所述之延迟电路,其中,在该延迟部份中,预定之延迟级的输出端系连接至下一个个别的延迟输出端而数个预定的延迟级系串联地连接。18.如申请专利范围第16项所述之延迟电路,其中,在该等预定的延迟级中,一输入讯号的上升延迟时间与下降延迟时间被平衡俾可实质上均称。19.如申请专利范围第18项所述之延迟电路,其中,该等预定的延迟级系形成有一基本单位,该基本单位是为一单位延迟级,在其中,偶数的逻辑反相部份系被串联地连接,在该等逻辑反相部份中,一输入讯号的上升延迟时间与下降延迟时间被平衡俾可实质上均称。20.如申请专利范围第19项所述之延迟电路,其中,该等逻辑反相部份是为反相器闸。21.如申请专利范围第18项所述之延迟电路,其中,该等预定的延迟级系形成有一基本单位,该基本单位是为一单位延迟级,在其中,偶数的逻辑反相部份系串联地连接,在该等逻辑反相部份中,一输入讯号的上升延迟时间与下降延迟时间系不同。22.如申请专利范围第21项所述之延迟电路,其中,该等逻辑反相部份是为透过被连接至该电源供应电压电位之输入有传播讯号之输入端之外之输入端来形成反相逻辑的NAND闸。23.如申请专利范围第21项所述之延迟电路,其中,该等逻辑反相部份是为透过被连接至该接地电位之输入有传播讯号之输入端之外之输入端来形成反相逻辑的NOR闸。24.如申请专利范围第16项所述之延迟电路,其中,该延迟部份系由各具有相同结构之预定的延迟级形成。25.如申请专利范围第7项所述之延迟电路,其中,当延迟部份的延迟路径系利用两个或更多个复合控制讯号的逻辑组合来建立时,取代该第二或第四电晶体,具有与第二或第四电晶体相同之功能且由两个或更多个串联连接之电晶体形成的电晶体串系被提供,对应之复合控制讯号系输入至电晶体串之对应的闸极端。26.一种半导体积体电路装置,包含:一具有两个或更多个预定之延迟级的延迟部份,在其中,一预定的延迟时间系加入至一输入讯号;选择开关部份;用于输入来自该输入讯号之传播讯号的缓冲器部份;及用于建立该延迟部份之延迟路径的选择部份;其中,该等选择开关部份适当地结合该等预定的延迟级并且建立一输出具有想要之延迟时间之延迟输出讯号之输入讯号的延迟路径。27.如申请专利范围第26项所述之半导体积体电路装置,其中,在该等选择开关部份中,该等缓冲器部份系设置有第一电晶体,该等第一电晶体的闸极端被设定为输入端,而该等选择部份系设置有第二电晶体,用于建立该延迟部份之延迟路径的控制讯号系输入至该等第二电晶体的闸极端,而该等第一和第二电晶体系串联地连接在该等选择开关部份的输出端与一第一电源供应电压之间。28.如申请专利范围第26项所述之半导体积体电路装置,其中,在该等预定的延迟级中,一输入讯号的上升延迟时间与下降延迟时间被平衡俾可实质上均称。29.一种延迟方法,包含:一延迟步骤,在其中,预定的延迟时间系依序地加入至一输入讯号;以及一选择步骤,用以结合于该延迟步骤加入之该等预定延迟时间,以建立一可将对该输入讯号具有一想要之延迟时间之延迟输出讯号予以输出的延迟路径;该选择步骤包含:一缓冲步骤,用以自该输入讯号以波形成形方式形成一传播讯号;以及一作动选择步骤,用以为该想要的延迟时间已给予该输入讯号之该传播讯号作动该缓冲步骤。30.如申请专利范围第29项所述之延迟方法,其中,该作动选择步骤包括供应该传播讯号之波形成形所需的电力之一步骤。31.如申请专利范围第29项所述之延迟方法,其中,在该延迟步骤中,该等预定的延迟时间具有一由该输入讯号之上升延迟时间与下降延迟时间所形成之实质上均称的延迟时间。图式简单说明:第1图是为显示第一实施例之延迟电路的电路图;第2图是为显示第二实施例之延迟电路的电路图;第3图是为显示第三实施例之延迟电路的电路图;第4图是为显示第四实施例之延迟电路的电路图;第5图是为显示第五实施例之延迟电路的电路图;第6图是为显示第六实施例之延迟电路的电路图;第7图是为显示第七实施例之延迟电路的电路图;第8图是为显示第一种相关技术之延迟电路的电路图;第9图是为显示第二种相关技术之延迟电路的电路图;及第10图是为显示第三种相关技术之延迟电路的电路图。 |
