| 主权项 |
1.一种电荷捕捉绝缘体记忆体装置,包含:一底部字线;一形成在该底部字线上并保持在一浮置状态之浮置通道层;一形成在该浮置通道层上的电荷捕捉绝缘体,其中储存有资料;及一形成在该电荷捕捉绝缘体上并平行于该底部字线的顶部字线,其中资料系根据该底部字线与该顶部字线的位准来写入在该电荷捕捉绝缘体中,及资料系根据赖于储存在该电荷捕捉绝缘体中电荷的极性状态而使该浮置通道所感生的不同通道电阻来读取。2.如请求项1之电荷捕捉绝缘体记忆体装置,其中该浮置通道层系由奈米碳管、矽、锗与有机半导体中至少一项所形成。3.如请求项1之电荷捕捉绝缘体记忆体装置,其中该浮置通道层包含一N型汲极、一P型通道及一N型源极。4.如请求项1之电荷捕捉绝缘体记忆体装置,其中该浮置通道层包含一P型汲极、一P型通道及一P型源极。5.一种电荷捕捉绝缘体记忆体装置,包含:一底部字线;一形成在该底部字线上的第一绝缘层;一形成在该第一绝缘层上并保持在一浮置状态的P型浮置通道;一形成在该P型浮置通道上的第二绝缘层;一形成于该第二绝缘层上的电荷捕捉绝缘体,其中储存有电荷;一形成在该电荷捕捉绝缘体上的第三绝缘层;一形成在该第三绝缘层上的顶部字线;及形成在该浮置通道之两侧处的一N型汲极区域与一N型源极区域,其中资料系根据选择该底部字线时该顶部字线的位准来写入在该电荷捕捉绝缘体中,及资料系根据赖于储存在该电荷捕捉绝缘体中电荷的极性状态而使该浮置通道所感生的不同通道电阻来读取。6.如请求项5之电荷捕捉绝缘体记忆体装置,其中该浮置通道、该N型汲极区域与该N型源极区域系由奈米碳管、矽、锗与有机半导体中至少一项所形成。7.如请求项5之电荷捕捉绝缘体记忆体装置,其中当电子被储存在电荷捕捉绝缘体中时,在该通道区域感生正电荷而造成一高电阻状态,所以该浮置通道被关闭。8.如请求项5之电荷捕捉绝缘体记忆体装置,其中当正电洞被储存在电荷捕捉绝缘体中时,在该通道区域感生负电荷而造成一低电阻状态,所以该浮置通道被开启。9.如请求项5之电荷捕捉绝缘体记忆体装置,其中该电荷捕捉绝缘体施加一正电压到该底部字线、一负电压到该顶部字线、及一接地电压到该汲极区域与该源极区域,所以该浮置通道的电子被引入来写入高位准资料。10.如请求项9之电荷捕捉绝缘体记忆体装置,其中藉由当施加一接地电压到该底部字线与该顶部字线时储存在该电荷捕捉绝缘体中的电子而使该浮置通道被开启,藉以读取高位准资料。11.如请求项5之电荷捕捉绝缘体记忆体装置,其中该电荷捕捉绝缘体施加一正电压到该底部字线及该顶部字线、及一接地电压到该汲极区域与该源极区域,所以电子被发射到该浮置通道来写入低位准资料。12.如请求项11之电荷捕捉绝缘体记忆体装置,其中该电荷捕捉绝缘体施加一正电压到该汲极区域与该源极区域,而该正电压被施加于该底部字线与该顶部字线,所以维持先前储存的高位准资料。13.如请求项5之电荷捕捉绝缘体记忆体装置,其中当施加一接地电压到该底部字线与该顶部字线时,该浮置通道系根据该电荷捕捉绝缘体的极性而被关闭,藉以读取低位准资料。14.一种电荷捕捉绝缘体记忆体装置,包含:复数个单元记忆胞阵列,其各包括复数个电荷捕捉绝缘体记忆胞,并被沉积成一多重层,其中该电荷捕捉绝缘体记忆胞包含:一底部字线;一形成在该底部字线上的第一绝缘层;一形成在该第一绝缘层上并保持在一浮置状态的P型浮置通道;一形成在该P型浮置通道上的第二绝缘层;一形成于该第二绝缘层上的电荷捕捉绝缘体,其中储存有电荷;一形成在该电荷捕捉绝缘体上的第三绝缘层;一形成在该第三绝缘层上的顶部字线;及形成在该浮置通道之两侧处的一N型汲极区域与一N型源极区域,其中资料系根据选择该底部字线时该顶部字线的位准来写入在该电荷捕捉绝缘体中,及资料系根据赖于储存在该电荷捕捉绝缘体中电荷的极性状态而使该浮置通道所感生的不同通道电阻来读取。15.如请求项14之电荷捕捉绝缘体记忆体装置,其中该复数个单元记忆胞阵列系分别由一晶胞阵列绝缘层所隔开。16.一种电荷捕捉绝缘体记忆体装置,包含:复数个单元记忆胞阵列,其各包括复数个电荷捕捉绝缘体记忆胞,并被沉积成一多重层,其中该电荷捕捉绝缘体记忆胞包含:一底部字线;一形成在该底部字线上的第一绝缘层;一形成在该第一绝缘层上并保持在一浮置状态的P型浮置通道;一形成在该P型浮置通道上的第二绝缘层;一形成于该第二绝缘层上的电荷捕捉绝缘体,其中储存有电荷;一形成在该电荷捕捉绝缘体上的第三绝缘层;一形成在该第三绝缘层上的顶部字线;及形成在该浮置通道之两侧处的一N型汲极区域与一N型源极区域,其中在各该复数个晶胞阵列中该复数个记忆胞系共同连接到该底部字线,资料系根据选择该底部字线时该顶部字线的位准来写入在该电荷捕捉绝缘体中,及资料系根据赖于储存在该电荷捕捉绝缘体中电荷的极性状态而使该浮置通道所感生的不同通道电阻来读取。17.如请求项16之电荷捕捉绝缘体记忆体装置,其中该复数个单元记忆胞阵列系分别由一晶胞阵列绝缘层所隔开。图式简单说明:图1所示为一习知电荷捕捉绝缘体记忆体装置的一记忆胞的横截面图;图2a及图2b所示为根据本发明一具体实施例之电荷捕捉绝缘体记忆体装置之单元记忆胞的横截面图;图3a及图3b所示为根据本发明一具体实施例之电荷捕捉绝缘体记忆体装置的高位准资料"1"之写入与读取作业;图4a及图4b所示为根据本发明一具体实施例之电荷捕捉绝缘体记忆体装置的低位准资料"0"之写入与读取作业;图5所示为根据本发明一具体实施例之电荷捕捉绝缘体记忆体装置的配置平面图;图6a所示为平行于图5之一字线WL之方向A-A'的横截面图;图6b所示为垂直于图5之一字线WL之方向B-B'的横截面图;图7所示为根据本发明一具体实施例之具有一多重层结构的电荷捕捉绝缘体记忆体装置之横截面图;图8所示为根据本发明另一具体实施例之电荷捕捉绝缘体记忆体装置的配置平面图;图9a所示为平行于图8之一字线WL之方向C-C'的横截面图;图9b所示为垂直于图8之一字线WL之方向D-D'的横截面图;图10所示为根据本发明另一具体实施例之具有一多重层结构的电荷捕捉绝缘体记忆体装置之横截面图。 |
