一种应用于系统级芯片测试中的芯核并行包装电路和方法

摘要

本发明涉及大规模集成电路测试技术领域的一种应用于系统级芯片测试中的芯核并行包装电路和方法。芯核并行包装电路由三个部分组成：外部扫描链、多输入特征移位寄存器、控制电路。并行包装电路利用测试向量中不确定位比较多特点，通过测试向量切片重叠来减少需要移入测试访问机制的数据，减少测试时间。测试向量变换方法可以使得上述包装电路能够充分利用扫描向量切片重叠这一特性，测试向量转换方法通过对不确定位赋值使得向量切片重叠。本发明提出的包装电路能减少测试时间，从而减少了测试成本。使用该包装电路还可以减少测试功耗，这就减少了因为测试而带来的成品率方面的损失。

主权项

1.一种芯核测试向量变换方法，该方法的特征在于，利用测试向量切片重叠特征来减少测试时间，测试向量变换方法通过对测试向量切片划分和赋值，使得测试向量切片相等。