| 主权项 |
1.一种电压耐受电路,用以保护一输入缓冲器,包含 : 一N通道旁通问电晶体,具有:一第一端,连接至一I/O 焊垫;一第二端,连接输入缓冲器的一输入;及一闸 极,连接至一内部环电压(环VDD); 一P供应源的P通道电晶体,具有:一闸极,连接至该I/ O焊垫;一第一端,连接至环VDD;及一第二端,连接至 该输入缓冲器的一P供应源,其中该P供应源为供应 至该输入缓冲器中的一P通道电晶体之一电压;及 一P通道电晶体,具有:一第一端,连接该I/O焊垫;一 闸极,连接至环VDD;及一第二端,连接至一N通道电晶 体的一第一端。 2.如申请专利范围第1项之电压耐受电路,其中该N 通道电晶体更包括:一闸极,连接至环VDD;及一第二 端,连接至该输入缓冲器之P供应源。 3.如申请专利范围第1项之电压耐受电路,其中该输 入缓冲器为一反相器。 4.如申请专利范围第3项之电压耐受电路,其中该反 相器包括一P通道电晶体,具有:一第一端,连接至该 输入缓冲器之P供应源;一闸极,连接至该输入缓冲 器之输入;及一第二端,连接至该输入缓冲器之一 输出。 5.如申请专利范围第4项之电压耐受电路,其中该反 相器更包括一N通道电晶体,具有:一第一端,连接至 该输入缓冲器之输出;一闸极,连接至该输入缓冲 器之输入;及一第二端,连接至接地。 6.如申请专利范围第1项之电压耐受电路,其中该电 压耐受I/O系利用一产生器所设计者。 7.一种电压耐受结构,包含: 一输入缓冲器,具有:一输入、一输出、及一P供应 源,其中该P供应源为供应至该输入缓冲器中的一P 通道电晶体之一电压;及 一电压耐受I/O电路,包含: 一N通道旁通闸电晶体,其具有:一第一端,连接至一 I/O焊垫;及一第二端,连接输入缓冲器的一输入;与 一P供应源的P通道电晶体,其具有:一闸极,连接至 该I/O焊垫;一第一端,连接至环VDD;及一第二端,连接 至该输入缓冲器的P供应源, 该电压耐受I/O电路更包括一P通道电晶体,其具有: 一第一端,连接该I/O焊垫;一闸极,连接至环VDD;及一 第二端,连接至一N通道电晶体的第一端。 8.如申请专利范围第7项之电压耐受结构,其中该N 通道电晶体更包括:一闸极,连接至环VDD;及一第二 端,连接至该输入缓冲器的P供应源。 9.如申请专利范围第7项之电压耐受结构,其中该输 入缓冲器为一反相器。 10.如申请专利范围第9项之电压耐受结构,其中该 反相器包括一P通道电晶体,其具有:一第一端,连接 至该输入缓冲器的P供应源;一闸极,连接至该输入 缓冲器的输入;及一第二端,连接至该输入缓冲器 的一输出。 11.如申请专利范围第7项之电压耐受结构,其中该 电压耐受I/O电路系利用一产生器所设计者。 图式简单说明: 图1显示例示性的印刷电路板(PCB)构造。 图2A显示习知技术的N旁通闸I/O电路之示意图。 图2B显示习知技术的N旁通闸I/O电路之操作期间的 电压与电流位准之时序图。 图3A显示习知技术的保持器为主之I/O电路的示意 图。 图3B显示习知技术的保持器为主之I/O电路的操作 期间之电压与电流位准的时序图。 图4显示依据本发明之一实施例的保护I/O缓冲器用 之电压耐受结构的方块图。 图5显示依据本发明之一实施例的保护I/O缓冲器用 之电压耐受结构的示意图。 图6显示本发明之操作期间的电压与电流位准的时 序图。 图7A显示依据本发明之一实施例的例示性之简化I/ O产生器的图像化使用者界面(GUI)前端之方块图。 图7B显示依据本发明之一实施例的例示性之I/O产 生器后端750的方块图。 |
