| 主权项 |
1.一种薄膜电晶体阵列基板,包括: 一基板; 复数条扫描配线,配置于该基板上; 复数条资料配线,配置于该基板上,且该些资料配 线与该些扫描配线系于该基板上划分出复数个画 素区域; 复数条共用配线,配置于该基板上,且每一该些共 用配线之部分系位于该些画素区域其中之一内; 复数个画素单元,配置于该基板上,且每一该些画 素单元系位于该些画素区域其中之一内,以藉由其 所对应之该些扫描配线其中之一与该些资料配线 其中之一进行驱动,其中每一该些画素单元包括: 一薄膜电晶体,系耦接至其所对应之该扫描配线与 该资料配线; 一图案化之画素电极,配置于其所对应之该共用配 线的上方,并耦接至该薄膜电晶体,且该画素电极 具有至少一狭缝;以及 复数个上电极,系配置于该画素电极与其所对应之 该共用配线之间,其中该些上电极系耦接至该画素 电极,并与其所对应之该共用配线耦合形成复数个 电容。 2.如申请专利范围第1项所述之薄膜电晶体阵列基 板,其中每一该些狭缝之边缘系呈锯齿状(jag profile )。 3.一种薄膜电晶体阵列基板,包括: 一基板; 复数条扫描配线,配置于该基板上; 复数条资料配线,配置于该基板上,且该些资料配 线与该些扫描配线系于该基板上划分出复数个画 素区域; 复数条共用配线,配置于该基板上,且每一该些共 用配线之部分系位于该些画素区域其中之一内; 复数个画素单元,配置于该基板上,且每一该些画 素单元系位于该些画素区域其中之一内,以藉由其 所对应之该些扫描配线其中之一与该些资料配线 其中之一进行驱动,其中每一该些画素单元包括: 一薄膜电晶体,系耦接至其所对应之该扫描配线与 该资料配线; 一图案化之画素电极,配置于其所对应之该共用配 线的上方,并耦接至该薄膜电晶体,且该画素电极 具有至少一狭缝;以及 复数个上电极,系配置于该画素电极与其所对应之 该共用配线之间,其中该些上电极系耦接至该画素 电极,并适于与其所对应之该共用配线耦合形成复 数个电容, 其中该些电容之中具有至少一瑕疵电容,且对应于 该瑕疵电容的部分该画素电极系与其余部分的该 画素电极电性绝缘。 4.如申请专利范围第3项所述之薄膜电晶体阵列基 板,其中该瑕疵电容的该上电极与其所对应的该共 用配线之间具有颗粒及/或孔洞。 5.如申请专利范围第3项所述之薄膜电晶体阵列基 板,其中该瑕疵电容所对应的该画素电极与其所对 应的该共用配线之间具有颗粒及/或孔洞。 6.如申请专利范围第3项所述之薄膜电晶体阵列基 板,更包括一导电残留物,其系耦接于该瑕疵电容 的该上电极以及与其相邻之该些资料配线其中之 一之间。 7.如申请专利范围第6项所述之薄膜电晶体阵列基 板,其中该些上电极、该些资料配线与该导电残留 物之材质相同。 8.如申请专利范围第7项所述之薄膜电晶体阵列基 板,其中该导电残留物之材质包括铝。 9.如申请专利范围第3项所述之薄膜电晶体阵列基 板,更包括一导电残留物,其系耦接于该瑕疵电容 所对应的该画素电极以及与其相邻之其他该些画 素电极其中之一之间。 10.如申请专利范围第9项所述之薄膜电晶体阵列基 板,其中该导电残留物之材质包括铟锡氧化物。 11.如申请专利范围第3项所述之薄膜电晶体阵列基 板,其中每一该些狭缝之边缘系呈锯齿状(jag profile )。 12.一种薄膜电晶体阵列基板的修补方法,适于对申 请专利范围第1项所述之薄膜电晶体阵列基板进行 修补,其中该薄膜电晶体阵列基板具有一瑕疵电容 ,该修补方法包括: 移除该瑕疵电容所对应之该画素电极的局部区域, 以使对应于该瑕疵电容的部分该画素电极与其余 部分的该画素电极电性绝缘。 13.如申请专利范围第12项所述之薄膜电晶体阵列 基板的修补方法,其中系藉由雷射来移除该画素电 极的局部区域。 图式简单说明: 图1A绘示为习知一种具有MIM储存电容之薄膜电晶 体阵列基板的局部上视图。 图1B绘示为图1A的A-A'剖面图。 图2A~4A分别绘示为习知多种失效之MIM储存电容的 局部上视图。 图2B~4B分别绘示为图2A~4A的A-A'剖面图。 图5A绘示为本发明之一种多区域垂直配向之液晶 显示面板之薄膜电晶体阵列基板的局部上视图。 图5B绘示为图5A的A-A'剖面图。 图6A绘示为一种具有瑕疵电容的薄膜电晶体阵列 基板的局部上视图。 图6B绘示为图6A的A-A'剖面图。 图7A绘示为一种具有瑕疵电容的薄膜电晶体阵列 基板的局部上视图。 图7B绘示为图7A的A-A'剖面图。 图8A绘示为一种具有瑕疵电容的薄膜电晶体阵列 基板的局部上视图。 图8B绘示为图8A的A-A'剖面图。 图9A绘示为一种具有瑕疵电容的薄膜电晶体阵列 基板的局部上视图。 图9B绘示为图9A的A-A'剖面图。 |
