| 主权项 |
1.一种将一闪控信号相位位移的方法,包含下列步 骤: 在第一区间设定一可变延迟; 接收该闪控信号; 以该第一区间延迟该闪控信号; 接收一第一测试曲线; 将接收的第一测试曲线和一所预期的测试曲线比 较以决定错误的出现;且 将该可变延迟改变至一第二区间。 2.如申请专利范围第1项所述之方法,更包含: 接收该闪控信号; 以该第二区间延迟该闪控信号; 接收一第二测试曲线; 将该所接收的第二测试曲线和一所预期的测试曲 线相比较以决定错误的出现。 3.如申请专利范围第2项所述之方法,更包含: 于延迟的一范围内以离散的增量变动该可变延迟; 在每一增量下,以该延迟接收和延迟该闪控信号; 接收一测试曲线;且 将该所接收的测试曲线和一所预期的测试曲线比 较以决定错误的出现。 4.如申请专利范围第3项所述之方法,更包含: 没有决定错误时,决定最小延迟値;且 没有决定错误时,决定最大延迟値; 其中没有决定错误之最小延迟値和该没有决定错 误的最大延迟値可使用以决定该闪控信号的一延 迟値。 5.如申请专利范围第4项所述之方法,其中该没有决 定错误的最小延迟値和该没有决定错误的最大延 迟値被平均,且该平均値可用于延迟作为资料回复 的该闪控信号。 6.如申请专利范围第5项所述之方法,其中该方法可 由一双倍资料率记忆体界面所使用。 7.一种用于将一闪控信号相位位移的方法,包含: 在多个步骤中,变化用作相位位移该闪控信号的一 延迟値; 于每一步骤中,接收一调整曲线; 于每一步骤中,决定是否该调整曲线可正确地接收 ; 当该调整曲线可正确地接收时,决定一最小延迟値 和最大延迟値;且 当该调整曲线可正确地接收时,从最小延迟値和最 大延迟値中设定延迟。 8.如申请专利范围第7项所述之方法,其中该调整曲 线可正确地接收时之该最小延迟値和最大延迟値 可平均。 9.如申请专利范围第7项所述之方法,其中决定是否 该调整曲线可被正确地接收之步骤系藉由比较该 所接收的调整曲线和储存于记忆体中之一预期接 收的调整曲线而得。 10.一种积体电路,包含: 一接收暂存器,其架构以接收一资料信号; 一延迟电路,其架构以延迟一闪控信号; 一重新计时电路,其架构以重新计时该所接收的资 料信号至该所延迟的闪控信号;及 一逻辑区块,其架构以决定该资料信号是否可正确 地接收;及 一状态机器,其架构以根据决定该资料信号是否可 正确地接收的步骤设定该延迟电路的一延迟値。 11.如申请专利范围第10项所述之积体电路,其中该 延迟电路提供一可变延迟値,该延迟値由该状态机 器决定。 12.如申请专利范围第11项所述之积体电路,更包含 一记忆体,其用作储存一所预期接收的测试曲线。 13.如申请专利范围第12项所述之积体电路,更包含 一比较器电路,其架构以将一所接收的测试曲线和 该所储存预期接收的测试曲线比较。 14.如申请专利范围第11项所述之积体电路,其中该 积体电路为一图形处理器。 15.如申请专利范围第11项所述之积体电路,其中该 状态机经由多个离散延迟値改变该延迟电路的延 迟値,且于每一延迟,一测试曲线可接收。 16.如申请专利范围第15项所述之积体电路,其中对 每一分散延迟,将一所接收的测试曲线系和储存于 记忆体中一所预期接收的测试曲线比较。 17.如申请专利范围第16项所述之积体电路,其中该 可变延迟从一最小値变化和从一最大値变化,且于 每一离散延迟,该所接收的测试曲线和该所预期接 收的测试曲线间之比较系用以决定错误的出现。 18.如申请专利范围第17项所述之积体电路,其中该 状态机储存无错误被侦测时的该最小延迟和最大 延迟。 19.如申请专利范围第18项所述之积体电路,其中该 状态机平均无错误被侦测时的该最小和最大延迟 。 20.如申请专利范围第19项所述之积体电路,其中该 平均値可用以重新计时所接收的资料。 图式简单说明: 第1图为结合本发明实施例之一计算系统的一区块 图。 第2图为结合本发明实施例之一改善计算系统的一 区块图。 第3图为显示之一简要区块图,其显示在符合本发 明实施例的一高速界面之传送端和接收端之间相 关的闪控信号与资料的关系。 第4图显示一时序序列,其系用于自动调整在一积 体电路电路中一闪控信号和一接收信号之间的相 位位移。 第5图为结合本发明实施例之一积体电路500的一方 块图。 第6图为更详细地显示第5图之主延迟锁相回路和 延迟线的一概要图。 第7图为说明一主延迟锁相回路之方块图,其可使 用为第6图中主延迟锁相回路610或为本发明其它实 施例中一主延迟锁相回路。 第8图为显示一积体电路之部份的一区块图,该积 体电路系和本发明实施例符合。 第9图为一流程图,其利用与本发明实施例相符之 方式的调整序列调整一可变延迟的方法。 |
