| 主权项 |
1.一种堆叠式半导体封装,包括一基底,具有第一以 及第二相互对应之表面,以及第一以及第二半导体 晶片,每一该晶片具有一架设表面以于一预定之图 案中提供复数个晶片引脚设置,该第一以及第二半 导体晶片被各自架设于第一以及第二之基板表面, 以使该架设表面隔着插入其间之该基板相互对应, 并且该第一和第二半导体晶片具有相同之引脚配 置;其中: 该基板具有各自对应于该晶片引脚之复数个封装 引脚,并形成于该第一或第二表面上不同于一架设 第一、第二半导体晶片之晶片架设区的区域; 该封装引脚包括连接至第一、第二半导体晶片之 一者的对应晶片引脚之选择性引脚,以及连接至第 一、第二半导体晶片之对应晶片引脚之一般性引 脚; 该基板具有一共用金属线,其一端点连接至该一般 性引脚,以及一分支金属线部分,其连接该共用金 属线之另一端点至作为该第一、第二半导体晶片 之对应晶片引脚的两晶片引脚; 由该共用金属线之该端点至该对应晶片引脚中之 一者的金属线长度,大体上相同于该共用金属线之 该端点至另一该对应晶片引脚的金属线长度。 2.如申请专利范围第1项所述之堆叠式半导体封装, 其中: 该分支金属线部份包括一介层孔,该介层孔形成于 该两晶片引脚以及连接至共用金属线之另一端点 之间之位置,而第一、第二分支金属线之长度彼此 相同。 3.如申请专利范围第1项所述之堆叠式半导体封装, 其中对应于该一般性引脚之该两晶片引脚透过基 板相互面对,该分支金属线部分具有一直接连接至 两一般性引脚之介层孔。 4.如申请专利范围第1项所述之堆叠式半导体封装, 其中该基底系一多层基底,其具有一基层板及/或 一能源供应板,而该共用金属线以及该分支金属线 部份各自与基层板及/或能源供应板形成一传输线 。 5.如申请专利范围第4项所述之堆叠式半导体封装, 其中该传输线包括任一微带线(microstrip line)、带 线(strip line)以及一平行埠。 6.如申请专利范围第5项所述之堆叠式半导体封装, 其中该基层板及/或电源供应板包括由复数个基层 板及/或电源供应板形成之部分或由一介层孔或另 一金属线部分隔离之部分。 图式简单说明: 第1图系绘示出传统堆叠半导体封装剖面图; 第2图系绘示出另一传统堆叠半导体封装剖面图; 第3图系绘示出用于第2图之堆叠半导体封装之半 导体晶片以及一弹性基板分解图; 第4A、4B图系各自绘示出根据本发明实施例之堆叠 半导体封装之透视图以及上视图。 第5图系绘示出具有一传统封装结构之半导体晶片 剖面图; 第6图系绘示出具有另一传统封装结构之半导体晶 片剖面图; 第7图系绘示出具有再另一传统封装结构之半导体 晶片剖面图; 第8图系绘示出第4A、4B图中用于堆叠半导体封装 之半导体晶片透视图; 第9图系绘示出第8图中之半导体晶片之引脚配置 图; 第10图系绘示出第4A、4B图中之半导体晶片之引脚 配置图; 第11图系绘示出第4A、4B图中用于堆叠半导体封装 之弹性基板透视图; 第12A、12B图系各自绘示出第4A、4B图半导体晶片镶 嵌于弹性基板前之透视图以及垂直剖面图; 第13图系绘示出有关第11图之弹性基板上的选择引 脚连接剖面图; 第14图系绘示出有关第11图之弹性基板中之VDD平面 连接剖面图; 第15图系绘示出有关第11图之弹性基板上固定引脚 连接剖面图; 第16图系绘示出焊垫间藉由第11图之弹性基板中之 介层孔直接相互连接剖面图; 第17A、17B图系绘示出弹性基板之连接部份,各为第 一晶片连接焊垫阵列与外部连接焊垫阵列间之连 接,以及第二晶片连接焊垫阵列以及连接至外部连 接焊垫阵列之介层孔间之连接。 第18A、18B图系各自绘示出做为微带线之传输线的 透视图以及纵向图; 第19A、19B图系各自绘示出另一做为微带线之传输 线的透视图以及纵向图; 第20A、20B图系各自绘示出再一做为微带线之传输 线的透视图以及纵向图; 第21A图系绘示出包括复数个基板及/或能量供应板 部分之能量供应板透视图; 第21B图系绘示出另一包括复数个基板及/或能量供 应板部分之能量供应板透视图; 第22图系绘示出根据本发明之改良式堆叠半导体 封装剖面图; 第23A、23B图系各自绘示出根据本发明之改良式堆 叠半导体封装之剖面图以及透视图。 |
