| 主权项 |
1.一种半导体元件中之焊垫区的布线构造,该布线 构造包括: 一布列在半导体元件之中央部份而具有多数个焊 垫之焊垫列; 多个第一偏压布线,用以运载电气讯号,该第一偏 压布线形成于共平面积层上而排成一列之焊垫的 两侧;及 多个第二偏压布线,具有布线部件用以运载电气讯 号,其中至少一个布线部件系形成于共平面积层之 下方而布设与成列之焊垫相同方向,并且在共平面 积层中及第一偏压布线重叠至少一个焊垫。 2.如申请专利范围第1项之半导体元件中之焊垫区 的布线构造,其中焊垫至少包括接合焊垫及探测焊 垫。 3.如申请专利范围第1项之半导体元件中之焊垫区 的布线构造,其中由第一偏压布线所运载之电气讯 号包括:外部电压(VDD,external voltage)、接地电压(VSS, ground voltage)、输出端之外部电压(VDDQ,external voltage of output terminal)、输出端之接地电压(VSSQ,ground voltage of output terminal)、动态联结函式库(DLL)专用 的外部电压(VDDL,external voltage for an exclusive use of DLL)、动态联结函式库(DLL)专用的接地电压(VSDL, ground voltage for an exclusive use of DLL)及参考电压(VREF, Reference voltage)。 4.如申请专利范围第1项之半导体元件中之焊垫区 的布线构造,其中第二偏压布线之至少一个布线部 件系形成于共平面积层之下方,在共平面积层中布 设与至少一条第一偏压布线之方向垂直而不与共 平面积层中之焊垫重叠。 5.如申请专利范围第1项之半导体元件中之焊垫区 的布线构造,其中所述第二偏压布线系形成顺着与 向着邻接所述焊垫之间的所述第一偏压布线相垂 直的方向延伸,而于所述焊垫之间折曲,且通过多 数个所述焊垫下方,并与所述第一偏压布线相平行 的方向延伸的形状。 6.如申请专利范围第4项之半导体元件中之焊垫区 的布线构造,其中第一偏压布线与第二偏压布线送 出相同数量之讯号。 7.一种半导体元件中之焊垫区的布线构造,该布线 构造包括: 一布列在半导体元件之中央部份而具有多数个焊 垫之焊垫列; 多个第一偏压布线,用以运载电气讯号,该第一偏 压布线形成于共平面积层上而排成一列之焊垫的 两侧;及 多个第二偏压布线,系形成顺着与向着邻接所述焊 垫之间的所述第一偏压布线相垂直的方向延伸,而 于所述焊垫之间折曲,且通过多数个所述焊垫下方 ,并与所述第一偏压布线相平行的方向延伸的形状 。 8.如申请专利范围第7项之半导体元件中之焊垫区 的布线构造,其中所述第二偏压布线的下方具备有 与所述第二偏压布线形成电气连接的偏压线。 9.如申请专利范围第7项之半导体元件中之焊垫区 的布线构造,其中由第一偏压布线所运载之电气讯 号包括:外部电压(VDD,external voltage)、接地电压(VSS, ground voltage)、输出端之外部电压(VDDQ,external voltage of output terminal)、输出端之接地电压(VSSQ,ground voltage of output terminal)、动态联结函式库(DLL)专用 的外部电压(VDDL,external voltage for an exclusive use of DLL)、动态联结函式库(DLL)专用的接地电压(VSDL, ground voltage for an exclusive use of DLL)及参考电压(VREF, Reference voltage)。 10.如申请专利范围第7项之半导体元件中之焊垫区 的布线构造,其中所述第一偏压布线与第二偏压布 线系送出相同数量的讯号。 图式简单说明: 第1图所示为说明习知半导体元件中焊垫排列区域 之平面图; 第2图所示为说明习知半导体元件之焊垫区的布线 构造之平面图; 第3图所示为沿第2图所示A-B线之剖面图; 第4图所示为依据本发明较佳具体实施例半导体元 件之焊垫区的平面图; 第5图所示为沿第4图所示C-D线之剖面图。 |
