| 发明名称 | 用于制造垂直半导体器件的深宽比捕获(ART) | ||
| 摘要 | 描述了用于制造垂直半导体器件的深宽比捕获(ART)方法以及由此制造的垂直半导体器件。例如，一种半导体器件，包括：衬底，该衬底具有最上表面，该最上表面具有第一晶格常数。第一源极/漏极区，其被设置在衬底的最上表面上并且具有不同的第二晶格常数。垂直沟道区，其被设置在第一源极/漏极区上。第二源极/漏极区，其被设置在垂直沟道区上。栅极叠置体，其被设置在垂直沟道区的一部分上并且完全包围垂直沟道区的该一部分。 | ||
| 申请公布号 | CN106170868A | 申请公布日期 | 2016.11.30 |
| 申请号 | CN201480076516.2 | 申请日期 | 2014.03.28 |
| 申请人 | 英特尔公司 | 发明人 | V·H·勒;B·舒-金;G·杜威;J·T·卡瓦列罗斯;R·皮拉里塞泰;W·拉赫马迪;M·拉多萨夫列维奇;M·V·梅茨;N·慕克吉;R·S·周 |
| 分类号 | H01L29/78(2006.01)I;H01L21/336(2006.01)I | 主分类号 | H01L29/78(2006.01)I |
| 代理机构 | 永新专利商标代理有限公司 72002 | 代理人 | 陈松涛;韩宏 |
| 主权项 | 一种半导体器件，包括：衬底，所述衬底具有最上表面，所述最上表面具有第一晶格常数；第一源极/漏极区，所述第一源极/漏极区被设置在所述衬底的所述最上表面上并且具有不同的第二晶格常数；垂直沟道区，所述垂直沟道区被设置在所述第一源极/漏极区上；第二源极/漏极区，所述第二源极/漏极区被设置在所述垂直沟道区上；以及栅极叠置体，所述栅极叠置体被设置在所述垂直沟道区的一部分上并且完全包围所述垂直沟道区的所述一部分。 | ||
| 地址 | 美国加利福尼亚 | ||