| 主权项 |
1.一种快闪记忆体制程,包括: 形成一闸介电质层于一半导体基板上; 形成一第一闸导电层于该闸介电质层上; 形成一光阻层于该第一闸导电层上,其中该光阻层 具有一图案开口,该图案开口系对应一将定义为一 浮动闸之区域; 经由该图案开口移除至少一部分的该第一闸导电 层,于该第一闸导电层内形成一沟槽但不使该闸介 电质层曝露于外; 移除该光阻层; 形成一氧化物层于该第一闸导电层上以填满该沟 槽; 部分移除该氧化物层直到遗留于该沟槽内之该氧 化物层大体上与该第一闸导电层齐平为止,而形成 一填满沟槽之氧化物层;以及 移除该第一闸导电层未受该填满沟槽之氧化物层 覆盖之部分,从而该填满沟槽之氧化物层所覆盖之 该闸导电层作为一具有一尖头之浮动闸。 2.如申请专利范围第1项所述之快闪记忆体制程,其 中该浮动闸系一具有一多晶矽尖头之多晶矽闸。 3.如申请专利范围第1项所述之快闪记忆体制程,其 中该沟槽系包括一侧壁,该侧壁具有与垂直线间的 夹角为约0至90度的倾斜剖面观。 4.如申请专利范围第1项所述之快闪记忆体制程,其 中该氧化物层系利用一CVD沉积制程来形成。 5.如申请专利范围第1项所述之快闪记忆体制程,其 中遗留于该沟槽内之该氧化物层系经由一化学机 械研磨制程(CMP)来与该第一闸导电层齐平。 6.如申请专利范围第1项所述之快闪记忆体制程,更 包括于该浮动闸形成后,形成一整合介电质层于该 半导体基板上。 7.如申请专利范围第6项所述之快闪记忆体制程,更 包括: 形成一第二闸导电层于该整合介电质层上;以及 为该第二闸导电层制作图案以形成一控制闸,其中 该控制闸覆盖该浮动闸至少一部分区域。 8.如申请专利范围第6项所述之快闪记忆体制程,其 中该整合介电质层系选自矽氧化物、矽氮化物、 矽氮氧化物,以及以上材料构成之化合物所组成群 组当中至少之一。 9.一种快闪记忆体制程,包括: 形成一闸氧化物质层于一半导体基板上; 形成一第一多晶矽层于该闸氧化物层上; 形成一光阻层于该第一多晶矽层上,其中该光阻层 具有一图案开口,该图案开口系对应一将定义为一 浮动闸之区域; 经由该图案开口来乾式蚀刻该第一多晶矽层,以形 成一沟槽于该第一多晶矽层内但不使该闸氧化物 层曝露于外; 移除该光阻层; 经由一化学气相沉积(CVD)制程来沉积一氧化物层 于该第一多晶矽层上以填满该沟槽; 经由一化学机械研磨(CMP)制程来部分移除该氧化 物层,直到遗留于该沟槽内之该氧化物层大体上与 该第一多晶矽层齐平为止;以及 乾式蚀刻该第一多晶矽层当中未被遗留于该沟槽 内之氧化物层所覆盖之部分,从而由该氧化物层所 覆盖之该第一多晶矽层系藉此作为一浮动闸,其中 该浮动闸之转角边缘系包括一多晶矽尖头。 10.如申请专利范围第9项所述之快闪记忆体制程, 其中该沟槽系包括一侧壁,该侧壁具有与垂直线间 之夹角为约0至90度的倾斜剖面观。 11.如申请专利范围第9项所述之快闪记忆体制程, 其中该多晶矽尖头系之角度约为0至90度。 12.如申请专利范围第9项所述快闪记忆体制程,更 包括于该浮动闸形成后,形成一整合介电质层于该 半导体基板上。 13.如申请专利范围第11项所述之快闪记忆体制程, 更包括: 形成一第二多晶矽层于该整合介电质层上;以及 为该第二多晶矽层制作图案以形成一控制闸,其中 该控制闸覆盖该浮动闸至少一部分区域。 14.如申请专利范围第11项所述之快闪记忆体制程, 其中该整合介电质层系选自矽氧化物、矽氮化物 、矽氮氧化物,以及以上材料构成之化合物所组成 群组当中至少之一。 图式简单说明: 第1A至1C图系说明传统分离闸快闪记忆体制程之剖 面图; 第2A至2F图系说明本发明形成分离闸快闪记忆装置 之浮动闸尖头的方法的剖面图。 |
