| 主权项 |
1.一种可抹除可程式化非挥发性记忆体单元,包含 有: 一第一选择电晶体,包括选择闸极、汲极、源极, 以及介于汲极与源极之间的第一通道区域,其中一 源极线电连接该第一选择电晶体的该源极; 一第一浮置闸极电晶体,包括汲极、与前述的第一 选择电晶体的汲极耦合连结的源极、介于该第一 浮置闸极电晶体的汲极与源极之间的第二通道区 域,以及设于该第二通道区域上的浮置闸极; 一第二选择电晶体,包括前述的选择闸极、汲极、 源极,以及介于该第二选择电晶体的汲极与源极之 间的第三通道区域,其中该第二选择电晶体的源极 同样电连接至前述的源极线;以及 一第二浮置闸极电晶体,包括汲极、与前述的第二 选择电晶体的汲极耦合连结的源极、介于该第二 浮置闸极电晶体的汲极与源极之间的第四通道区 域,以及前述的浮置闸极,设于该第四通道区域上 。 2.如申请专利范围第1项所述之可抹除可程式化非 挥发性记忆体单元,其中该可抹除可程式化非挥发 性记忆体单元系形成在单一离子井上。 3.如申请专利范围第2项所述之可抹除可程式化非 挥发性记忆体单元,其中该离子井为N型井,且该第 二浮置闸极电晶体为PMOS电晶体。 4.如申请专利范围第1项所述之可抹除可程式化非 挥发性记忆体单元,其中该第一选择电晶体、第二 选择电晶体与第一浮置闸极电晶体皆为PMOS电晶体 。 5.如申请专利范围第1项所述之可抹除可程式化非 挥发性记忆体单元,其中该第二选择电晶体与该第 二浮置闸极电晶体为PMOS电晶体,而该第一选择电 晶体与第一浮置闸极电晶体为NMOS电晶体。 6.如申请专利范围第1项所述之可抹除可程式化非 挥发性记忆体单元,其中该第二浮置闸极电晶体为 PMOS电晶体,而该第一选择电晶体、第二选择电晶 体与第一浮置闸极电晶体皆为NMOS电晶体。 7.如申请专利范围第1项所述之可抹除可程式化非 挥发性记忆体单元,其中该第一选择电晶体、该第 一浮置闸极电晶体与第二浮置闸极电晶体为PMOS电 晶体,而该第二选择电晶体为NMOS电晶体。 8.如申请专利范围第1项所述之可抹除可程式化非 挥发性记忆体单元,其中该可抹除可程式化非挥发 性记忆体单元系形成在N型井上,且该第一选择电 晶体、该第一浮置闸极电晶体、第二浮置闸极电 晶体、该第二选择电晶体皆为PMOS电晶体。 9.如申请专利范围第1项所述之可抹除可程式化非 挥发性记忆体单元,其中该第二浮置闸极电晶体的 汲极电连接至第一位元线,第一浮置闸极电晶体的 汲极电连接至第二位元线。 10.如申请专利范围第2项所述之可抹除可程式化非 挥发性记忆体单元,其中当进行写入与读取操作时 ,该离子井偏压在VSS。 11.如申请专利范围第1项所述之可抹除可程式化非 挥发性记忆体单元,其中当进行写入与读取操作时 ,该源极线偏压在VSS。 12.如申请专利范围第1项所述之可抹除可程式化非 挥发性记忆体单元,其中当进行写入与读取操作时 ,该选择闸极系被施加选择闸极电压,藉此开启通 道。 13.如申请专利范围第9项所述之可抹除可程式化非 挥发性记忆体单元,其中当进行写入操作时,该第 一位元线系被施加第一位元线电压(VBL1),而该第二 位元线保持浮置状态,或者对调上述的操作组态。 14.如申请专利范围第13项所述之可抹除可程式化 非挥发性记忆体单元,其中上述的第一位元线电压 (VBL1)针对PMOS电晶体为负电压,而针对NMOS电晶体为 正电压。 15.如申请专利范围第13项所述之可抹除可程式化 非挥发性记忆体单元,其中该第一位元线电压(VBL1) 的绝对値介于3V至10V之间。 16.一种非挥发性记忆体单元,包含有一第一电晶体 以及一第二电晶体,且该第一电晶体以及第二电晶 体共用一浮置闸极,其中该浮置闸极于该第一电晶 体之闸极通道宽度需大于该浮置闸极于该第二电 晶体的闸极通道宽度,其中该第一电晶体以及第二 电晶体的汲极/源极分别电连接至不同的四个接点 ,其中前述的四个接点包括一源极接点,其串接至 一切换元件装置,用以选择该非挥发性记忆体单元 ,且其中当写入该非挥发性记忆体单元时,该第一 电晶体的汲极偏压至电压VPP,该第一电晶体的源极 偏压至电压VSS1,该第二电晶体的汲极保持浮置状 态,而该第二电晶体的源极偏压至电压VSS2。。 17.如申请专利范围第16项所述之非挥发性记忆体 单元,其中该切换元件装置系为金氧半导体(MOS)电 晶体。 18.如申请专利范围第16项所述之非挥发性记忆体 单元,其中该切换元件装置包含有第一选择电晶体 与第二选择电晶体,此二选择闸极之间为电性相连 ,其中该第一选择电晶体的汲极接至该非挥发性记 忆体单元的第一电晶体的源极,该第二选择电晶体 的汲极接至该非挥发性记忆体单元的第二电晶体 的源极。 19.如申请专利范围第16项所述之非挥发性记忆体 单元,其中该第一电晶体以及第二电晶体系为MOS电 晶体。 图式简单说明: 第1图绘示的是本发明单层复晶矽非挥发性记忆体 单元绘示的是布局的放大上视图。 第2图绘示的是沿着第1图的切线I-I所视的记忆体 单元的剖面示意图。 第3图绘示的是沿着第1图的切线II-II所视的记忆体 单元的剖面示意图。 第4图绘示的是第1图中的本发明单层复晶矽非挥 发性记忆体单元的等效电路图。 第5图绘示的是分别对本发明非挥发性记忆体单元 与揭露在美国专利第6678190号中的双电晶体可电程 式化唯读记忆体所做的写入效能实验(以读取电流 表示)所得的结果比较图。 第6图至第8图分别绘示的是根据本发明其它较佳 实施例的等效电路图。 第9图详列在写入与读取本发明非挥发性记忆体单 元时所使用的偏压状态。 |
