一种具有强电压钳制和ESD鲁棒性的嵌入式高压LDMOS-SCR器件

摘要

一种具有强电压钳制和ESD鲁棒性的嵌入式高压LDMOS‑SCR器件，可用于高压IC的片上ESD防护。主要由P衬底、P阱、N阱、第一场氧隔离区、第一P+注入区、第二场氧隔离区、第一N+注入区、第一鳍式多晶硅栅、第二N+注入区、第二鳍式多晶硅栅、第三N+注入区、第三鳍式多晶硅栅、多晶硅栅、第四鳍式多晶硅栅、第二P+注入区、第五鳍式多晶硅栅、第三P+注入区、第六鳍式多晶硅栅、第四P+注入区、第三场氧隔离区、第四N+注入区和第四场氧隔离区构成。该器件在ESD脉冲作用下，可形成源端内嵌NMOS叉指结构和漏端内嵌PMOS叉指结构的阻容耦合电流路径和LDMOS‑SCR结构的ESD电流泄放路径，以增强器件的ESD鲁棒性，提高电压钳制能力。

主权项

一种具有强电压钳制和ESD鲁棒性的嵌入式高压LDMOS‑SCR器件，其包括源端内嵌NMOS和漏端内嵌PMOS叉指结构的阻容耦合电流路径和具有LDMOS‑SCR结构的ESD电流泄放路径，以增强器件的ESD鲁棒性，提高电压钳制能力，其特征在于：主要由P衬底(101)、P阱(102)、N阱(103)、第一场氧隔离区(104)、第一P+注入区(105)、第二场氧隔离区(106)、第一N+注入区(107)、第一鳍式多晶硅栅(108)、第二N+注入区(109)、第二鳍式多晶硅栅(110)、第三N+注入区(111)、第三鳍式多晶硅栅(112)、多晶硅栅(113)、第四鳍式多晶硅栅(114)、第二P+注入区(115)、第五鳍式多晶硅栅(116)、第三P+注入区(117)、第六鳍式多晶硅栅(118)、第四P+注入区(119)、第三场氧隔离区(120)、第四N+注入区(121)和第四场氧隔离区(122)构成；在所述P衬底(101)的表面区域从左至右依次设有所述P阱(102)和所述N阱(103)，所述P衬底(101)的左侧边缘与所述P阱(102)的左侧边缘相连，所述P阱(102)的右侧与所述N阱(103)的左侧相连，所述N阱(103)的右侧与所述P衬底(101)的右侧边缘相连；在所述P阱(102)的表面区域从左至右依次设有所述第一场氧隔离区(104)、所述第一P+注入区(105)、所述第二场氧隔离区(106)和内嵌MOS叉指结构，所述内嵌MOS叉指结构由所述第一N+注入区(107)、所述第一鳍式多晶硅栅(108)、所述第二N+注入区(109)、所述第二鳍式多晶硅栅(110)、所述第三N+注入区(111)和所述第三鳍式多晶硅栅(112)构成，并可在器件宽度范围内根据实际需求沿器件宽度方向依次由N+注入区和鳍式多晶硅栅进行交替延展，所述第一场氧隔离区(104)的左侧与所述P阱(102)的左侧边缘相连，所述第一场氧隔离区(104)的右侧与所述第一P+注入区(105)的左侧相连，所述第一P+注入区(105)右侧与所述第二场氧隔离区(106)的左侧相连，所述第二场氧隔离区(106)的右侧与所述内嵌MOS叉指结构的左侧相连；在所述N阱(103)的表面区域从左至右依次设有内嵌PMOS叉指结构、所述第三场氧隔离区(120)、所述第四N+注入区(121)和所述第四场氧隔离区(122)，所述内嵌PMOS叉指结构由所述第四鳍式多晶硅栅(114)、所述第二P+注入区(115)、所述第五鳍式多晶硅栅(116)、所述第三P+注入区(117)、所述第六鳍式多晶硅栅(118)、所述第四P+注入区(119)构成，并可在器件宽度范围内根据实际需求沿器件宽度方向依次由N+注入区和鳍式多晶硅栅进行交替延展，所述内嵌PMOS叉指结构的右侧与所述第三场氧隔离区(120)的左侧相连，所述第三场氧隔离区(120)的右侧与所述第四N+注入区(121)的左侧相连，所述第四N+注入区(121)的右侧与所述第四场氧隔离区(122)的左侧相连，所述第四场氧隔离区(122)的右侧与所述N阱(103)的右侧边缘相连；所述多晶硅栅(113)横跨在所述P阱(102)和所述N阱(103)的表面部分区域，所述多晶硅栅(113)的左侧与所述内嵌NMOS叉指结构的右侧相连，所述多晶硅栅(113)的右侧与所述内嵌PMOS叉指结构的左侧相连；所述第一P+注入区(105)与第一金属1(201)相连，所述第一N+注入区(107)与第二金属1(202)相连，所述第一鳍式多晶硅栅(108)与第三金属1(203)相连，所述第二N+注入区(109)与第四金属1(204)相连，所述第二鳍式多晶硅栅(110)与第五金属1(205)相连，所述第三N+注入区(111)与第六金属1(206)相连，所述第三鳍式多晶硅栅(112)与第七金属1(207)相连，所述多晶硅栅(113)与第八金属1(208)相连，所述第四鳍式多晶硅栅(114)与第九金属1(209)相连，所述第二P+注入区(115)与第十金属1(210)相连，所述第五鳍式多晶硅栅(116)与第十一金属1(211)相连，所述第三P+注入区(117)与第十二金属1(212)相连，所述第六鳍式多晶硅栅(118)与第十三金属1(213)相连，所述第四P+注入区(119)与第十四金属1(214)相连，所述第四N+注入区(121)与第十五金属1(215)相连；所述第一金属1(201)、所述第二金属1(202)、所述第三金属1(203)、所述第五金属1(205)、所述第六金属1(206)、所述第七金属1(207)均与第一金属2(301)相连，从所述第一金属2(301)引出电极(304)，用作器件的金属阴极；所述第八金属1(208)、所述第九金属1(209)、所述第十金属1(210)、所述第十一金属1(211)、所述第十三金属1(213)、所述第十四金属1(214)和所述第十五金属1(215)均与第二金属2(302)相连，从所述第二金属2(302)引出电极(305)，用作器件的金属阳极；所述第四金属1(204)与第三金属2(303)相连，所述第十二金属1(212)与所述第三金属2(303)相连。