| 主权项 |
1.一种用于在一多处理器环境中藉由一微处理器 来执行一指令的方法,包括; 藉由该微处理器来确定一位址; 对确定一对应于该位址之快取记忆体区块系存在 于该微处理器之局域的一快取记忆体单元中作出 回应; 使该局域快取记忆体单元中之快取记忆体区块变 为无效;及 允许任何对应于该出现于一远端快取记忆体单元 中之位址的快取记忆体区块保持有效。 2.如请求项1之方法,其进一步包括,在使该快取记 忆体区块变为无效之前,强行将所有对该对应之快 取记忆体区块的搁置中参考提交至该快取记忆体 阶层。 3.如请求项2之方法,其中使强行将该快取记忆体区 块提交至该快取记忆体阶层之步骤的进一步特征 为:强行将该快取记忆体区块提交至局域于该处理 器L1、L2及L3快取记忆体单元。 4.如请求项1之方法,其进一步包括,对确定局域于 该微处理器之一快取记忆体单元中有对应于该位 址之快取记忆体区块存在并予以修改作出回应,并 将该快取记忆体区块写回至系统记忆体。 5.如请求项1之方法,其中该指令包含两个运算元且 其中确定该位址之特征为藉由将该等两个运算元 加在一起。 6.如请求项5之方法,其中该等两个运算元为暂存器 参考且其中将该等两个运算元加在一起包含将该 等两个源运算元之内容加在一起。 7.如请求项6之方法,其中该指令使该等通用暂存器 之内容未受影响。 8.一种包含用于产生一组电脑可执行指令之编译 器的电脑记录媒体,该编译器包含用于产生一局域 快取记忆体区块清空指令之程式码构件,当由一微 处理器来执行时,执行操作包括: 藉由该微处理器来确定一位址; 对确定一对应于该位址之快取记忆体区块系存在 于一局域快取记忆体单元中作出回应; 使该微处理器之局域快取记忆体单元中的快取记 忆体区块变为无效;及 允许对应于一远端微处理器之一局域快取记忆体 单元中存在之位址的任何快取记忆体区块保持有 效。 9.如请求项8之电脑记录媒体,其进一步包括,在使 该快取记忆体区块变为无效之前,强行使所有对该 对应之快取记忆体区块的搁置中参考提交至该快 取记忆体阶层。 10.如请求项9之电脑记录媒体,其中使强行将该快 取记忆体区块提交至该快取记忆体阶层之进一步 特征为:强行将该快取记忆体区块提交至该处理器 局域的L1、L2及L3快取记忆体单元。 11.如请求项8之电脑记录媒体,其进一步包括:对确 定局域于该微处理器之一快取记忆体单元中有对 应于该位址之快取记忆体区块存在并予以修改作 出回应,将该快取记忆体区块写回至系统记忆体。 12.如请求项8之电脑记录媒体,其中该指令包含两 个运算元且其中确定该位址系特征化为藉由将该 等两个运算元加在一起。 13.如请求项12之电脑记录媒体,其中该等两个运算 元为暂存器参考且其中将该等两个运算元加在一 起包含将该等两个源运算元之内容加在一起。 14.如请求项13之电脑记录媒体,其中该指令使该等 通用暂存器之内容未受影响。 15.如请求项8之电脑记录媒体,其中回应于确定一 具有一预定特性之原始程式码序列,组态该编译器 以将该局域快取记忆体区块清空指令插入可执行 程式码中。 16.如请求项15之电脑记录媒体,其中使确定具有该 预定特性之该原始程式码序列之进一步特征为:确 定一特征为一最小程度之空间局域性及一最大程 度之时间局域性的原始程式码序列。 17.一种多处理器资料处理系统,其包括: 一第一微处理器及至少一其它微处理器; 局域于该第一微处理器一第一快取记忆体单元及 局域于该其它微处理器的一远端快取记忆体单元; 该第一微处理器中之一执行单元,该执行单元被组 态成对一局域快取记忆体区块清空指令进行解码 且,对以下作出回应: 确定一位址; 对确定一对应于该位址之快取记忆体区块系存在 于该第一快取记忆体中及远端快取记忆体中作出 回应; 使该局域快取记忆体单元中之快取记忆体区块变 为无效;及 使该其它处理器之局域的快取记忆体中之快取记 忆体区块保持完整。 18.如请求项17之系统,其中将该执行单元进一步组 态以用于在使该快取记忆体区块变为无效之前,强 行使所有对该对应之快取记忆体区块的搁置中参 考提交至该快取记忆体阶层。 19.如请求项17之系统,其中对该执行单元进一步组 态以确定该对应于该位址之快取记忆体区块系存 在并修改于该微处理器之局域的一快取记忆体单 元中,并将该快取记忆体区块写回至系统记忆体。 20.如请求项17之系统,其中该指令包含两个暂存器 参考运算元且其中确定该位址之特征为藉由将该 等两个运算元加在一起。 图式简单说明: 图1为一多处理器之资料处理系统的选定元件之区 块图; 图2A说明了根据本发明之图1系统之一快取记忆体 子系统在执行局域快取管理指令之前的状态; 图2B说明了图2A之快取记忆体子系统在执行局域快 取管理指令之后的状态; 图3为一根据本发明之一实施例的流程图,其说明 了一种用于管理快取记忆体子系统的方法;且 图4为一编译器之流程代表图,该编译器支援图3所 说明之快取管理指令。 |
