| 发明名称 | 半导体器件及其制造方法 | ||
| 摘要 | 本发明提供一种半导体器件及其制造方法。本发明可防止包夹着栅极电极之间的对接部的接触插塞经由在所述对接部的绝缘膜内形成的空洞而发生短路。在栅极电极(G2)及(G5)间的对接部相对的侧墙(SW)上，形成衬垫绝缘膜(6)及层间绝缘膜(7)。在侧墙(SW)之间，使侧墙(SW)的侧壁上分别形成的衬垫绝缘膜(6)接触，进而使侧墙(SW)间封闭，从而防止在层间绝缘膜(7)与衬垫绝缘膜(6)的内部产生空洞。 | ||
| 申请公布号 | CN102646680B | 申请公布日期 | 2016.11.30 |
| 申请号 | CN201210036105.3 | 申请日期 | 2012.02.15 |
| 申请人 | 瑞萨电子株式会社 | 发明人 | 竹内雅彦 |
| 分类号 | H01L27/11(2006.01)I;H01L23/528(2006.01)I;H01L21/8244(2006.01)I;H01L21/768(2006.01)I | 主分类号 | H01L27/11(2006.01)I |
| 代理机构 | 北京市金杜律师事务所 11256 | 代理人 | 陈伟 |
| 主权项 | 一种半导体器件，其特征在于，包括：多个栅极电极，所述多个栅极电极在沿着半导体衬底的主表面的第1方向上延伸，且沿所述第1方向排列形成在所述半导体衬底上；第1绝缘膜，所述第1绝缘膜形成于所述第1方向上相邻的所述多个栅极电极之间；第2绝缘膜，所述第2绝缘膜在与所述第1方向正交的第2方向上的所述多个栅极电极的侧面，形成在从所述栅极电极露出的所述半导体衬底的上表面；以及多个接触插塞，所述多个接触插塞配置在所述第1绝缘膜的第2方向上的两侧，并连接于所述半导体衬底，其中，所述第1绝缘膜及所述第2绝缘膜构成第3绝缘膜，所述第3绝缘膜以覆盖所述半导体衬底及所述多个栅极电极的方式形成，所述第1绝缘膜上表面的最低位置比所述第2绝缘膜上表面的最低位置高。 | ||
| 地址 | 日本东京都 | ||