基于FPGA的具有并行处理结构的高速伺服控制器

摘要

本发明公开的基于FPGA的具有并行处理结构的高速伺服控制器包括现场可编程逻辑门阵列(FPGA)，两个A/D转换器，D/A转换器，晶振、键盘模块、显示模块、FLASH存储器、SDRAM存储器和EEPROM存储器，其中现场可编程逻辑门阵列包括两个A/D转换控制模块，D/A转换控制模块，用于控制计算的核心控制模块、时钟模块、两个双口RAM和软核处理器。该伺服控制器可以实现PID控制计算的硬件化以及A/D转换、控制计算和D/A转换的流水线化并行处理，显著缩短了控制周期；实现软核处理器对核心控制模块的监控和人机交互，具有极快的运算速度和高度的灵活性，可广泛应用于工业自动化领域的伺服控制系统中，适用范围广。

主权项

1.基于FPGA的具有并行处理结构的高速伺服控制器，其特征是包括现场可编程逻辑门阵列(1)，两个A/D转换器(3、4)，D/A转换器(5)，晶振(14)、键盘模块(15)、显示模块(16)、FLASH存储器(17)、SDRAM存储器(18)和EEPROM存储器(2)，其中现场可编程逻辑门阵列(1)集成有两个A/D转换控制模块(6、7)，D/A转换控制模块(8)，用于控制计算的核心控制模块(9)，时钟模块(10)，两个双口RAM(11、12)和软核处理器(13)，两个A/D转换控制模块(6、7)分别与两个A/D转换器(3、4)相连，两个A/D转换控制模块(6、7)的数据输出端分别与核心控制模块(9)的数据输入端相连，核心控制模块(9)的数据输出端与D/A转换控制模块(8)的数据输入端相连，D/A转换控制模块(8)的输出端与D/A转换器(5)的输入端相连，核心控制模块(9)的双口RAM控制端口分别与第一双口RAM(11)和第二双口RAM(12)的一端相连，第一双口RAM(11)和第二双口RAM(12)的另一端分别与软核处理器(13)的双口RAM控制端口相连，键盘模块(15)、显示模块(16)、FLASH存储器(17)、SDRAM存储器(18)和EEPROM存储器(2)分别与软核处理器(13)相应的控制端口相连，晶振(14)的输出端分两路，一路与软核处理器(13)的时钟输入端相连，另一路与时钟模块(10)的时钟输入端相连，时钟模块(10)的四个时钟输出端分别与第一、第二A/D转换控制模块(6、7)，D/A转换控制模块(8)和核心控制模块(9)的时钟输入端相连，其中，两个A/D转换控制模块、核心控制模块和D/A转换控制模块是流水化并行工作的。