触发器

摘要

具有多个锁存电路(27，30)的可扫描异步置位和/或清零触发器。锁存电路(27)包括反相器(28)和与非门(29)。锁存电路(30)包括反相器(31)和三态或非门(32)。当时钟输入信号(CLK)清零输入信号的反相(CLRZ)都为低时，三态或非门(32)的输出被强迫为低。由此，反相器(31)的输出为低，从而输出信号(Q)被强迫为低，而反相输出信号(QZ)被强迫为高。当(CLK)为高且(CLRZ)为低时，与非门(29)的输出被强迫为高，从而反相器(28)的输入为高而反相器(31)的输入为低，借此迫使(Q)为低和(QZ)为高。由此，当(CLRZ)为低时，所述输入(Q)和(QZ)被分别强迫为低和高，而不用考虑所述(CLK)的输入状态。

主权项

1.一种触发器，包括：一个数据输入端；一个数据输出端；一个置位信号输入端；一个时钟信号输入端；以及至少一个级，该级包括：一个被连接用于从所述数据输入端接收数据信号的输入节点；一个输出节点；一个内部节点；第一选通装置，用于响应所述时钟信号，在导通状态和高阻抗状态之间交替转换，其中在所述导通状态下，在所述至少一个级输入节点处的逻辑信号被传送给所述内部节点；缓存器装置，它与所述内部节点耦连，用于将所述内部节点处的逻辑电平反相，并将经反相的逻辑电平提供给所述至少一个级的输出节点；和第二选通装置，它被耦合成用于将所述至少一个级之输出节点处的逻辑信号与所述置位信号逻辑组合，以便将所述逻辑组合的结果提供给所述内部节点，所述逻辑组合是当所述置位信号被激活时，所述第二选通装置的输出设置成高或低逻辑电平中特定的一个，其中，所述触发器还包括用于响应在所述第二选通装置响应所述置位信号而将所述内部节点设置为所述特定逻辑电平之前的一个时间点处的置位信号，在所述内部节点处提供所述特定逻辑电平的装置；用于提供所述特定逻辑电平的所述装置通过所述第一选通装置将那个逻辑电平提供给所述内部节点；用于提供所述特定逻辑电平的所述装置包括第三选通装置，所述第三选通装置被连接成用于接收所述数据信号，并且在所述置位信号被激活时，将所述特定逻辑电平提供给所述至少一个级的内部节点，而当所述置位信号被去激活时，将所述数据信号提供给所述至少一个级的内部节点；所述触发器还包括：一个数据选择输入端；多个数据输入端，其中一个数据输入端是所述数据输入端；以及一个多路转接器，所述第三选通装置被包含在所述多路转接器中，所述多路转接器被连接成用于接收所述多个数据输入和所述数据选择输入，并响应所述数据选择信号，将所述多个数据输入中特定的一个数据输入提供给触发器之所述至少一个级的输入节点。